sys/dev/drm/i915/intel_ringbuffer.h

   1 #ifndef _INTEL_RINGBUFFER_H_
   2 #define _INTEL_RINGBUFFER_H_
   3
   4 /*
   5  * Gen2 BSpec "1. Programming Environment" / 1.4.4.6 "Ring Buffer Use"
   6  * Gen3 BSpec "vol1c Memory Interface Functions" / 2.3.4.5 "Ring Buffer Use"
   7  * Gen4+ BSpec "vol1c Memory Interface and Command Stream" / 5.3.4.5 "Ring Buffer Use"
   8  *
   9  * "If the Ring Buffer Head Pointer and the Tail Pointer are on the same
  10  * cacheline, the Head Pointer must not be greater than the Tail
  11  * Pointer."
  12  */
  13 #define I915_RING_FREE_SPACE 64
  14
  15 struct  intel_hw_status_page {
  16         u32             *page_addr;
  17         unsigned int    gfx_addr;
  18         struct          drm_i915_gem_object *obj;
  19 };
  20
  21 #define I915_READ_TAIL(ring) I915_READ(RING_TAIL((ring)->mmio_base))
  22 #define I915_WRITE_TAIL(ring, val) I915_WRITE(RING_TAIL((ring)->mmio_base), val)
  23
  24 #define I915_READ_START(ring) I915_READ(RING_START((ring)->mmio_base))
  25 #define I915_WRITE_START(ring, val) I915_WRITE(RING_START((ring)->mmio_base), val)
  26
  27 #define I915_READ_HEAD(ring)  I915_READ(RING_HEAD((ring)->mmio_base))
  28 #define I915_WRITE_HEAD(ring, val) I915_WRITE(RING_HEAD((ring)->mmio_base), val)
  29
  30 #define I915_READ_CTL(ring) I915_READ(RING_CTL((ring)->mmio_base))
  31 #define I915_WRITE_CTL(ring, val) I915_WRITE(RING_CTL((ring)->mmio_base), val)
  32
  33 #define I915_READ_IMR(ring) I915_READ(RING_IMR((ring)->mmio_base))
  34 #define I915_WRITE_IMR(ring, val) I915_WRITE(RING_IMR((ring)->mmio_base), val)
  35
  36 #define I915_READ_NOPID(ring) I915_READ(RING_NOPID((ring)->mmio_base))
  37 #define I915_READ_SYNC_0(ring) I915_READ(RING_SYNC_0((ring)->mmio_base))
  38 #define I915_READ_SYNC_1(ring) I915_READ(RING_SYNC_1((ring)->mmio_base))
  39
  40 struct  intel_ring_buffer {
  41         const char      *name;
  42         enum intel_ring_id {
  43                 RCS = 0x0,
  44                 VCS,
  45                 BCS,
  46         } id;
  47 #define I915_NUM_RINGS 3
  48         uint32_t        mmio_base;
  49         void            *virtual_start;
  50         struct          drm_device *dev;
  51         struct          drm_i915_gem_object *obj;
  52
  53         uint32_t        head;
  54         uint32_t        tail;
  55         int             space;
  56         int             size;
  57         int             effective_size;
  58         struct intel_hw_status_page status_page;
  59
  60         /** We track the position of the requests in the ring buffer, and
  61          * when each is retired we increment last_retired_head as the GPU
  62          * must have finished processing the request and so we know we
  63          * can advance the ringbuffer up to that position.
  64          *
  65          * last_retired_head is set to -1 after the value is consumed so
  66          * we can detect new retirements.
  67          */
  68         u32             last_retired_head;
  69
  70         struct lock     irq_lock;
  71         u32             irq_refcount;
  72         u32             irq_mask;
  73         u32             trace_irq_seqno;
  74         u32             sync_seqno[I915_NUM_RINGS-1];
  75         bool            (*irq_get)(struct intel_ring_buffer *ring);
  76         void            (*irq_put)(struct intel_ring_buffer *ring);
  77
  78         int             (*init)(struct intel_ring_buffer *ring);
  79
  80         void            (*write_tail)(struct intel_ring_buffer *ring,
  81                                       uint32_t value);
  82         int             (*flush)(struct intel_ring_buffer *ring,
  83                                   uint32_t      invalidate_domains,
  84                                   uint32_t      flush_domains);
  85         int             (*add_request)(struct intel_ring_buffer *ring,
  86                                        uint32_t *seqno);
  87         /* Some chipsets are not quite as coherent as advertised and need
  88          * an expensive kick to force a true read of the up-to-date seqno.
  89          * However, the up-to-date seqno is not always required and the last
  90          * seen value is good enough. Note that the seqno will always be
  91          * monotonic, even if not coherent.
  92          */
  93         u32             (*get_seqno)(struct intel_ring_buffer *ring,
  94                                      bool lazy_coherency);
  95         int             (*dispatch_execbuffer)(struct intel_ring_buffer *ring,
  96                                                uint32_t offset, uint32_t length);
  97         void            (*cleanup)(struct intel_ring_buffer *ring);
  98         int             (*sync_to)(struct intel_ring_buffer *ring,
  99                                    struct intel_ring_buffer *to,
 100                                    u32 seqno);
 101
 102         u32             semaphore_register[3]; /*our mbox written by others */
 103         u32             signal_mbox[2]; /* mboxes this ring signals to */
 104
 105         /**
 106          * List of objects currently involved in rendering from the
 107          * ringbuffer.
 108          *
 109          * Includes buffers having the contents of their GPU caches
 110          * flushed, not necessarily primitives.  last_rendering_seqno
 111          * represents when the rendering involved will be completed.
 112          *
 113          * A reference is held on the buffer while on this list.
 114          */
 115         struct list_head active_list;
 116
 117         /**
 118          * List of breadcrumbs associated with GPU requests currently
 119          * outstanding.
 120          */
 121         struct list_head request_list;
 122
 123         /**
 124          * List of objects currently pending a GPU write flush.
 125          *
 126          * All elements on this list will belong to either the
 127          * active_list or flushing_list, last_rendering_seqno can
 128          * be used to differentiate between the two elements.
 129          */
 130         struct list_head gpu_write_list;
 131
 132         /**
 133          * Do we have some not yet emitted requests outstanding?
 134          */
 135         uint32_t outstanding_lazy_request;
 136         bool gpu_caches_dirty;
 137
 138         wait_queue_head_t irq_queue;
 139
 140         drm_local_map_t map;
 141
 142         void *private;
 143 };
 144
 145 static inline bool
 146 intel_ring_initialized(struct intel_ring_buffer *ring)
 147 {
 148         return ring->obj != NULL;
 149 }
 150
 151 static inline unsigned
 152 intel_ring_flag(struct intel_ring_buffer *ring)
 153 {
 154         return 1 << ring->id;
 155 }
 156
 157 static inline u32
 158 intel_ring_sync_index(struct intel_ring_buffer *ring,
 159                       struct intel_ring_buffer *other)
 160 {
 161         int idx;
 162
 163         /*
 164          * cs -> 0 = vcs, 1 = bcs
 165          * vcs -> 0 = bcs, 1 = cs,
 166          * bcs -> 0 = cs, 1 = vcs.
 167          */
 168
 169         idx = (other - ring) - 1;
 170         if (idx < 0)
 171                 idx += I915_NUM_RINGS;
 172
 173         return idx;
 174 }
 175
 176 static inline u32
 177 intel_read_status_page(struct intel_ring_buffer *ring,
 178                        int reg)
 179 {
 180         /* Ensure that the compiler doesn't optimize away the load. */
 181         cpu_ccfence();
 182         return ring->status_page.page_addr[reg];
 183 }
 184
 185 /**
 186  * Reads a dword out of the status page, which is written to from the command
 187  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 188  * MI_STORE_DATA_IMM.
 189  *
 190  * The following dwords have a reserved meaning:
 191  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 192  * 0x04: ring 0 head pointer
 193  * 0x05: ring 1 head pointer (915-class)
 194  * 0x06: ring 2 head pointer (915-class)
 195  * 0x10-0x1b: Context status DWords (GM45)
 196  * 0x1f: Last written status offset. (GM45)
 197  *
 198  * The area from dword 0x20 to 0x3ff is available for driver usage.
 199  */
 200 #define I915_GEM_HWS_INDEX              0x20
 201 #define I915_GEM_HWS_SCRATCH_INDEX      0x30
 202 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 203
 204 void intel_cleanup_ring_buffer(struct intel_ring_buffer *ring);
 205
 206 #define iowrite32(data, addr)   *(volatile uint32_t *)((char *)addr) = data;
 207
 208 int __must_check intel_ring_begin(struct intel_ring_buffer *ring, int n);
 209 static inline void intel_ring_emit(struct intel_ring_buffer *ring,
 210                                    u32 data)
 211 {
 212         iowrite32(data, ring->virtual_start + ring->tail);
 213         ring->tail += 4;
 214 }
 215 void intel_ring_advance(struct intel_ring_buffer *ring);
 216 int __must_check intel_ring_idle(struct intel_ring_buffer *ring);
 217
 218 int intel_ring_flush_all_caches(struct intel_ring_buffer *ring);
 219 int intel_ring_invalidate_all_caches(struct intel_ring_buffer *ring);
 220
 221 int intel_init_render_ring_buffer(struct drm_device *dev);
 222 int intel_init_bsd_ring_buffer(struct drm_device *dev);
 223 int intel_init_blt_ring_buffer(struct drm_device *dev);
 224
 225 u32 intel_ring_get_active_head(struct intel_ring_buffer *ring);
 226 void intel_ring_setup_status_page(struct intel_ring_buffer *ring);
 227
 228 static inline u32 intel_ring_get_tail(struct intel_ring_buffer *ring)
 229 {
 230         return ring->tail;
 231 }
 232
 233 static inline u32 intel_ring_get_seqno(struct intel_ring_buffer *ring)
 234 {
 235         BUG_ON(ring->outstanding_lazy_request == 0);
 236         return ring->outstanding_lazy_request;
 237 }
 238
 239 static inline void i915_trace_irq_get(struct intel_ring_buffer *ring, u32 seqno)
 240 {
 241         if (ring->trace_irq_seqno == 0 && ring->irq_get(ring))
 242                 ring->trace_irq_seqno = seqno;
 243 }
 244
 245 /* DRI warts */
 246 int intel_render_ring_init_dri(struct drm_device *dev, u64 start, u32 size);
 247
 248 #endif /* _INTEL_RINGBUFFER_H_ */