sys/amd64/include/specialreg.h

   1 /*-
   2  * Copyright (c) 1991 The Regents of the University of California.
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  * 3. All advertising materials mentioning features or use of this software
  14  *    must display the following acknowledgement:
  15  *      This product includes software developed by the University of
  16  *      California, Berkeley and its contributors.
  17  * 4. Neither the name of the University nor the names of its contributors
  18  *    may be used to endorse or promote products derived from this software
  19  *    without specific prior written permission.
  20  *
  21  * THIS SOFTWARE IS PROVIDED BY THE REGENTS AND CONTRIBUTORS ``AS IS'' AND
  22  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  23  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  24  * ARE DISCLAIMED.  IN NO EVENT SHALL THE REGENTS OR CONTRIBUTORS BE LIABLE
  25  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  26  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  27  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  28  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  29  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  30  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  31  * SUCH DAMAGE.
  32  *
  33  *      from: @(#)specialreg.h  7.1 (Berkeley) 5/9/91
  34  * $FreeBSD: src/sys/amd64/include/specialreg.h,v 1.28 2004/01/28 23:47:22 peter Exp $
  35  * $DragonFly: src/sys/amd64/include/Attic/specialreg.h,v 1.1 2004/02/02 08:05:52 dillon Exp $
  36  */
  37
  38 #ifndef _MACHINE_SPECIALREG_H_
  39 #define _MACHINE_SPECIALREG_H_
  40
  41 /*
  42  * Bits in 386 special registers:
  43  */
  44 #define CR0_PE  0x00000001      /* Protected mode Enable */
  45 #define CR0_MP  0x00000002      /* "Math" (fpu) Present */
  46 #define CR0_EM  0x00000004      /* EMulate FPU instructions. (trap ESC only) */
  47 #define CR0_TS  0x00000008      /* Task Switched (if MP, trap ESC and WAIT) */
  48 #define CR0_PG  0x80000000      /* PaGing enable */
  49
  50 /*
  51  * Bits in 486 special registers:
  52  */
  53 #define CR0_NE  0x00000020      /* Numeric Error enable (EX16 vs IRQ13) */
  54 #define CR0_WP  0x00010000      /* Write Protect (honor page protect in
  55                                                            all modes) */
  56 #define CR0_AM  0x00040000      /* Alignment Mask (set to enable AC flag) */
  57 #define CR0_NW  0x20000000      /* Not Write-through */
  58 #define CR0_CD  0x40000000      /* Cache Disable */
  59
  60 /*
  61  * Bits in PPro special registers
  62  */
  63 #define CR4_VME 0x00000001      /* Virtual 8086 mode extensions */
  64 #define CR4_PVI 0x00000002      /* Protected-mode virtual interrupts */
  65 #define CR4_TSD 0x00000004      /* Time stamp disable */
  66 #define CR4_DE  0x00000008      /* Debugging extensions */
  67 #define CR4_PSE 0x00000010      /* Page size extensions */
  68 #define CR4_PAE 0x00000020      /* Physical address extension */
  69 #define CR4_MCE 0x00000040      /* Machine check enable */
  70 #define CR4_PGE 0x00000080      /* Page global enable */
  71 #define CR4_PCE 0x00000100      /* Performance monitoring counter enable */
  72 #define CR4_FXSR 0x00000200     /* Fast FPU save/restore used by OS */
  73 #define CR4_XMM 0x00000400      /* enable SIMD/MMX2 to use except 16 */
  74
  75 /*
  76  * Bits in AMD64 special registers.  EFER is 64 bits wide.
  77  */
  78 #define EFER_SCE 0x000000001    /* System Call Extensions (R/W) */
  79 #define EFER_LME 0x000000100    /* Long mode enable (R/W) */
  80 #define EFER_LMA 0x000000400    /* Long mode active (R) */
  81 #define EFER_NXE 0x000000800    /* PTE No-Execute bit enable (R/W) */
  82
  83 /*
  84  * CPUID instruction features register
  85  */
  86 #define CPUID_FPU       0x00000001
  87 #define CPUID_VME       0x00000002
  88 #define CPUID_DE        0x00000004
  89 #define CPUID_PSE       0x00000008
  90 #define CPUID_TSC       0x00000010
  91 #define CPUID_MSR       0x00000020
  92 #define CPUID_PAE       0x00000040
  93 #define CPUID_MCE       0x00000080
  94 #define CPUID_CX8       0x00000100
  95 #define CPUID_APIC      0x00000200
  96 #define CPUID_B10       0x00000400
  97 #define CPUID_SEP       0x00000800
  98 #define CPUID_MTRR      0x00001000
  99 #define CPUID_PGE       0x00002000
 100 #define CPUID_MCA       0x00004000
 101 #define CPUID_CMOV      0x00008000
 102 #define CPUID_PAT       0x00010000
 103 #define CPUID_PSE36     0x00020000
 104 #define CPUID_PSN       0x00040000
 105 #define CPUID_CLFSH     0x00080000
 106 #define CPUID_B20       0x00100000
 107 #define CPUID_DS        0x00200000
 108 #define CPUID_ACPI      0x00400000
 109 #define CPUID_MMX       0x00800000
 110 #define CPUID_FXSR      0x01000000
 111 #define CPUID_SSE       0x02000000
 112 #define CPUID_XMM       0x02000000
 113 #define CPUID_SSE2      0x04000000
 114 #define CPUID_SS        0x08000000
 115 #define CPUID_HTT       0x10000000
 116 #define CPUID_TM        0x20000000
 117 #define CPUID_B30       0x40000000
 118 #define CPUID_PBE       0x80000000
 119
 120 /*
 121  * CPUID instruction 1 ebx info
 122  */
 123 #define CPUID_BRAND_INDEX       0x000000ff
 124 #define CPUID_CLFUSH_SIZE       0x0000ff00
 125 #define CPUID_HTT_CORES         0x00ff0000
 126 #define CPUID_LOCAL_APIC_ID     0xff000000
 127
 128 /*
 129  * Model-specific registers for the i386 family
 130  */
 131 #define MSR_P5_MC_ADDR          0x000
 132 #define MSR_P5_MC_TYPE          0x001
 133 #define MSR_TSC                 0x010
 134 #define MSR_P5_CESR             0x011
 135 #define MSR_P5_CTR0             0x012
 136 #define MSR_P5_CTR1             0x013
 137 #define MSR_IA32_PLATFORM_ID    0x017
 138 #define MSR_APICBASE            0x01b
 139 #define MSR_EBL_CR_POWERON      0x02a
 140 #define MSR_TEST_CTL            0x033
 141 #define MSR_BIOS_UPDT_TRIG      0x079
 142 #define MSR_BBL_CR_D0           0x088
 143 #define MSR_BBL_CR_D1           0x089
 144 #define MSR_BBL_CR_D2           0x08a
 145 #define MSR_BIOS_SIGN           0x08b
 146 #define MSR_PERFCTR0            0x0c1
 147 #define MSR_PERFCTR1            0x0c2
 148 #define MSR_MTRRcap             0x0fe
 149 #define MSR_BBL_CR_ADDR         0x116
 150 #define MSR_BBL_CR_DECC         0x118
 151 #define MSR_BBL_CR_CTL          0x119
 152 #define MSR_BBL_CR_TRIG         0x11a
 153 #define MSR_BBL_CR_BUSY         0x11b
 154 #define MSR_BBL_CR_CTL3         0x11e
 155 #define MSR_SYSENTER_CS_MSR     0x174
 156 #define MSR_SYSENTER_ESP_MSR    0x175
 157 #define MSR_SYSENTER_EIP_MSR    0x176
 158 #define MSR_MCG_CAP             0x179
 159 #define MSR_MCG_STATUS          0x17a
 160 #define MSR_MCG_CTL             0x17b
 161 #define MSR_EVNTSEL0            0x186
 162 #define MSR_EVNTSEL1            0x187
 163 #define MSR_THERM_CONTROL       0x19a
 164 #define MSR_THERM_INTERRUPT     0x19b
 165 #define MSR_THERM_STATUS        0x19c
 166 #define MSR_DEBUGCTLMSR         0x1d9
 167 #define MSR_LASTBRANCHFROMIP    0x1db
 168 #define MSR_LASTBRANCHTOIP      0x1dc
 169 #define MSR_LASTINTFROMIP       0x1dd
 170 #define MSR_LASTINTTOIP         0x1de
 171 #define MSR_ROB_CR_BKUPTMPDR6   0x1e0
 172 #define MSR_MTRRVarBase         0x200
 173 #define MSR_MTRR64kBase         0x250
 174 #define MSR_MTRR16kBase         0x258
 175 #define MSR_MTRR4kBase          0x268
 176 #define MSR_PAT                 0x277
 177 #define MSR_MTRRdefType         0x2ff
 178 #define MSR_MC0_CTL             0x400
 179 #define MSR_MC0_STATUS          0x401
 180 #define MSR_MC0_ADDR            0x402
 181 #define MSR_MC0_MISC            0x403
 182 #define MSR_MC1_CTL             0x404
 183 #define MSR_MC1_STATUS          0x405
 184 #define MSR_MC1_ADDR            0x406
 185 #define MSR_MC1_MISC            0x407
 186 #define MSR_MC2_CTL             0x408
 187 #define MSR_MC2_STATUS          0x409
 188 #define MSR_MC2_ADDR            0x40a
 189 #define MSR_MC2_MISC            0x40b
 190 #define MSR_MC4_CTL             0x40c
 191 #define MSR_MC4_STATUS          0x40d
 192 #define MSR_MC4_ADDR            0x40e
 193 #define MSR_MC4_MISC            0x40f
 194 #define MSR_MC3_CTL             0x410
 195 #define MSR_MC3_STATUS          0x411
 196 #define MSR_MC3_ADDR            0x412
 197 #define MSR_MC3_MISC            0x413
 198
 199 /*
 200  * Constants related to MSR's.
 201  */
 202 #define APICBASE_RESERVED       0x000006ff
 203 #define APICBASE_BSP            0x00000100
 204 #define APICBASE_ENABLED        0x00000800
 205 #define APICBASE_ADDRESS        0xfffff000
 206
 207 /*
 208  * Constants related to MTRRs
 209  */
 210 #define MTRR_N64K               8       /* numbers of fixed-size entries */
 211 #define MTRR_N16K               16
 212 #define MTRR_N4K                64
 213
 214 /* Performance Control Register (5x86 only). */
 215 #define PCR0                    0x20
 216 #define PCR0_RSTK               0x01    /* Enables return stack */
 217 #define PCR0_BTB                0x02    /* Enables branch target buffer */
 218 #define PCR0_LOOP               0x04    /* Enables loop */
 219 #define PCR0_AIS                0x08    /* Enables all instrcutions stalled to
 220                                                                    serialize pipe. */
 221 #define PCR0_MLR                0x10    /* Enables reordering of misaligned loads */
 222 #define PCR0_BTBRT              0x40    /* Enables BTB test register. */
 223 #define PCR0_LSSER              0x80    /* Disable reorder */
 224
 225 /* Device Identification Registers */
 226 #define DIR0                    0xfe
 227 #define DIR1                    0xff
 228
 229 /*
 230  * The following four 3-byte registers control the non-cacheable regions.
 231  * These registers must be written as three separate bytes.
 232  *
 233  * NCRx+0: A31-A24 of starting address
 234  * NCRx+1: A23-A16 of starting address
 235  * NCRx+2: A15-A12 of starting address | NCR_SIZE_xx.
 236  *
 237  * The non-cacheable region's starting address must be aligned to the
 238  * size indicated by the NCR_SIZE_xx field.
 239  */
 240 #define NCR1    0xc4
 241 #define NCR2    0xc7
 242 #define NCR3    0xca
 243 #define NCR4    0xcd
 244
 245 #define NCR_SIZE_0K     0
 246 #define NCR_SIZE_4K     1
 247 #define NCR_SIZE_8K     2
 248 #define NCR_SIZE_16K    3
 249 #define NCR_SIZE_32K    4
 250 #define NCR_SIZE_64K    5
 251 #define NCR_SIZE_128K   6
 252 #define NCR_SIZE_256K   7
 253 #define NCR_SIZE_512K   8
 254 #define NCR_SIZE_1M     9
 255 #define NCR_SIZE_2M     10
 256 #define NCR_SIZE_4M     11
 257 #define NCR_SIZE_8M     12
 258 #define NCR_SIZE_16M    13
 259 #define NCR_SIZE_32M    14
 260 #define NCR_SIZE_4G     15
 261
 262 /*
 263  * The address region registers are used to specify the location and
 264  * size for the eight address regions.
 265  *
 266  * ARRx + 0: A31-A24 of start address
 267  * ARRx + 1: A23-A16 of start address
 268  * ARRx + 2: A15-A12 of start address | ARR_SIZE_xx
 269  */
 270 #define ARR0    0xc4
 271 #define ARR1    0xc7
 272 #define ARR2    0xca
 273 #define ARR3    0xcd
 274 #define ARR4    0xd0
 275 #define ARR5    0xd3
 276 #define ARR6    0xd6
 277 #define ARR7    0xd9
 278
 279 #define ARR_SIZE_0K             0
 280 #define ARR_SIZE_4K             1
 281 #define ARR_SIZE_8K             2
 282 #define ARR_SIZE_16K    3
 283 #define ARR_SIZE_32K    4
 284 #define ARR_SIZE_64K    5
 285 #define ARR_SIZE_128K   6
 286 #define ARR_SIZE_256K   7
 287 #define ARR_SIZE_512K   8
 288 #define ARR_SIZE_1M             9
 289 #define ARR_SIZE_2M             10
 290 #define ARR_SIZE_4M             11
 291 #define ARR_SIZE_8M             12
 292 #define ARR_SIZE_16M    13
 293 #define ARR_SIZE_32M    14
 294 #define ARR_SIZE_4G             15
 295
 296 /*
 297  * The region control registers specify the attributes associated with
 298  * the ARRx addres regions.
 299  */
 300 #define RCR0    0xdc
 301 #define RCR1    0xdd
 302 #define RCR2    0xde
 303 #define RCR3    0xdf
 304 #define RCR4    0xe0
 305 #define RCR5    0xe1
 306 #define RCR6    0xe2
 307 #define RCR7    0xe3
 308
 309 #define RCR_RCD 0x01    /* Disables caching for ARRx (x = 0-6). */
 310 #define RCR_RCE 0x01    /* Enables caching for ARR7. */
 311 #define RCR_WWO 0x02    /* Weak write ordering. */
 312 #define RCR_WL  0x04    /* Weak locking. */
 313 #define RCR_WG  0x08    /* Write gathering. */
 314 #define RCR_WT  0x10    /* Write-through. */
 315 #define RCR_NLB 0x20    /* LBA# pin is not asserted. */
 316
 317 /* AMD Write Allocate Top-Of-Memory and Control Register */
 318 #define AMD_WT_ALLOC_TME        0x40000 /* top-of-memory enable */
 319 #define AMD_WT_ALLOC_PRE        0x20000 /* programmable range enable */
 320 #define AMD_WT_ALLOC_FRE        0x10000 /* fixed (A0000-FFFFF) range enable */
 321
 322 /* X86-64 MSR's */
 323 #define MSR_EFER        0xc0000080      /* extended features */
 324 #define MSR_STAR        0xc0000081      /* legacy mode SYSCALL target/cs/ss */
 325 #define MSR_LSTAR       0xc0000082      /* long mode SYSCALL target rip */
 326 #define MSR_CSTAR       0xc0000083      /* compat mode SYSCALL target rip */
 327 #define MSR_SF_MASK     0xc0000084      /* syscall flags mask */
 328 #define MSR_FSBASE      0xc0000100      /* base address of the %fs "segment" */
 329 #define MSR_GSBASE      0xc0000101      /* base address of the %gs "segment" */
 330 #define MSR_KGSBASE     0xc0000102      /* base address of the kernel %gs */
 331 #define MSR_PERFEVSEL0  0xc0010000
 332 #define MSR_PERFEVSEL1  0xc0010001
 333 #define MSR_PERFEVSEL2  0xc0010002
 334 #define MSR_PERFEVSEL3  0xc0010003
 335 #undef MSR_PERFCTR0
 336 #undef MSR_PERFCTR1
 337 #define MSR_PERFCTR0    0xc0010004
 338 #define MSR_PERFCTR1    0xc0010005
 339 #define MSR_PERFCTR2    0xc0010006
 340 #define MSR_PERFCTR3    0xc0010007
 341 #define MSR_SYSCFG      0xc0010010
 342 #define MSR_IORRBASE0   0xc0010016
 343 #define MSR_IORRMASK0   0xc0010017
 344 #define MSR_IORRBASE1   0xc0010018
 345 #define MSR_IORRMASK1   0xc0010019
 346 #define MSR_TOP_MEM     0xc001001a      /* boundary for ram below 4G */
 347 #define MSR_TOP_MEM2    0xc001001d      /* boundary for ram above 4G */
 348
 349 #endif /* !_MACHINE_SPECIALREG_H_ */