sys/dev/disk/aic7xxx/aic7xxx.h

   1 /*
   2  * Core definitions and data structures shareable across OS platforms.
   3  *
   4  * Copyright (c) 1994-2001 Justin T. Gibbs.
   5  * Copyright (c) 2000-2001 Adaptec Inc.
   6  * All rights reserved.
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice, this list of conditions, and the following disclaimer,
  13  *    without modification.
  14  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
  15  *    substantially similar to the "NO WARRANTY" disclaimer below
  16  *    ("Disclaimer") and any redistribution must be conditioned upon
  17  *    including a substantially similar Disclaimer requirement for further
  18  *    binary redistribution.
  19  * 3. Neither the names of the above-listed copyright holders nor the names
  20  *    of any contributors may be used to endorse or promote products derived
  21  *    from this software without specific prior written permission.
  22  *
  23  * Alternatively, this software may be distributed under the terms of the
  24  * GNU General Public License ("GPL") version 2 as published by the Free
  25  * Software Foundation.
  26  *
  27  * NO WARRANTY
  28  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  29  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  30  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR
  31  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  32  * HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  33  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  34  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  35  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  36  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING
  37  * IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  38  * POSSIBILITY OF SUCH DAMAGES.
  39  *
  40  * $Id: //depot/aic7xxx/aic7xxx/aic7xxx.h#85 $
  41  *
  42  * $FreeBSD: src/sys/dev/aic7xxx/aic7xxx.h,v 1.52 2004/08/18 16:31:56 gibbs Exp $
  43  * $DragonFly: src/sys/dev/disk/aic7xxx/aic7xxx.h,v 1.4 2007/07/06 04:56:22 pavalos Exp $
  44  */
  45
  46 #ifndef _AIC7XXX_H_
  47 #define _AIC7XXX_H_
  48
  49 /* Register Definitions */
  50 #include "aic7xxx_reg.h"
  51
  52 /************************* Forward Declarations *******************************/
  53 struct ahc_platform_data;
  54 struct scb_platform_data;
  55 struct seeprom_descriptor;
  56
  57 /****************************** Useful Macros *********************************/
  58 #ifndef MAX
  59 #define MAX(a,b) (((a) > (b)) ? (a) : (b))
  60 #endif
  61
  62 #ifndef MIN
  63 #define MIN(a,b) (((a) < (b)) ? (a) : (b))
  64 #endif
  65
  66 #ifndef TRUE
  67 #define TRUE 1
  68 #endif
  69 #ifndef FALSE
  70 #define FALSE 0
  71 #endif
  72
  73 #define NUM_ELEMENTS(array) (sizeof(array) / sizeof(*array))
  74
  75 #define ALL_CHANNELS '\0'
  76 #define ALL_TARGETS_MASK 0xFFFF
  77 #define INITIATOR_WILDCARD      (~0)
  78
  79 #define SCSIID_TARGET(ahc, scsiid) \
  80         (((scsiid) & ((((ahc)->features & AHC_TWIN) != 0) ? TWIN_TID : TID)) \
  81         >> TID_SHIFT)
  82 #define SCSIID_OUR_ID(scsiid) \
  83         ((scsiid) & OID)
  84 #define SCSIID_CHANNEL(ahc, scsiid) \
  85         ((((ahc)->features & AHC_TWIN) != 0) \
  86         ? ((((scsiid) & TWIN_CHNLB) != 0) ? 'B' : 'A') \
  87        : 'A')
  88 #define SCB_IS_SCSIBUS_B(ahc, scb) \
  89         (SCSIID_CHANNEL(ahc, (scb)->hscb->scsiid) == 'B')
  90 #define SCB_GET_OUR_ID(scb) \
  91         SCSIID_OUR_ID((scb)->hscb->scsiid)
  92 #define SCB_GET_TARGET(ahc, scb) \
  93         SCSIID_TARGET((ahc), (scb)->hscb->scsiid)
  94 #define SCB_GET_CHANNEL(ahc, scb) \
  95         SCSIID_CHANNEL(ahc, (scb)->hscb->scsiid)
  96 #define SCB_GET_LUN(scb) \
  97         ((scb)->hscb->lun & LID)
  98 #define SCB_GET_TARGET_OFFSET(ahc, scb) \
  99         (SCB_GET_TARGET(ahc, scb) + (SCB_IS_SCSIBUS_B(ahc, scb) ? 8 : 0))
 100 #define SCB_GET_TARGET_MASK(ahc, scb) \
 101         (0x01 << (SCB_GET_TARGET_OFFSET(ahc, scb)))
 102 #ifdef AHC_DEBUG
 103 #define SCB_IS_SILENT(scb)                                      \
 104         ((ahc_debug & AHC_SHOW_MASKED_ERRORS) == 0              \
 105       && (((scb)->flags & SCB_SILENT) != 0))
 106 #else
 107 #define SCB_IS_SILENT(scb)                                      \
 108         (((scb)->flags & SCB_SILENT) != 0)
 109 #endif
 110 #define TCL_TARGET_OFFSET(tcl) \
 111         ((((tcl) >> 4) & TID) >> 4)
 112 #define TCL_LUN(tcl) \
 113         (tcl & (AHC_NUM_LUNS - 1))
 114 #define BUILD_TCL(scsiid, lun) \
 115         ((lun) | (((scsiid) & TID) << 4))
 116
 117 #ifndef AHC_TARGET_MODE
 118 #undef  AHC_TMODE_ENABLE
 119 #define AHC_TMODE_ENABLE 0
 120 #endif
 121
 122 /**************************** Driver Constants ********************************/
 123 /*
 124  * The maximum number of supported targets.
 125  */
 126 #define AHC_NUM_TARGETS 16
 127
 128 /*
 129  * The maximum number of supported luns.
 130  * The identify message only supports 64 luns in SPI3.
 131  * You can have 2^64 luns when information unit transfers are enabled,
 132  * but it is doubtful this driver will ever support IUTs.
 133  */
 134 #define AHC_NUM_LUNS 64
 135
 136 /*
 137  * The maximum transfer per S/G segment.
 138  */
 139 #define AHC_MAXTRANSFER_SIZE     0x00ffffff     /* limited by 24bit counter */
 140
 141 /*
 142  * The maximum amount of SCB storage in hardware on a controller.
 143  * This value represents an upper bound.  Controllers vary in the number
 144  * they actually support.
 145  */
 146 #define AHC_SCB_MAX     255
 147
 148 /*
 149  * The maximum number of concurrent transactions supported per driver instance.
 150  * Sequencer Control Blocks (SCBs) store per-transaction information.  Although
 151  * the space for SCBs on the host adapter varies by model, the driver will
 152  * page the SCBs between host and controller memory as needed.  We are limited
 153  * to 253 because:
 154  *      1) The 8bit nature of the RISC engine holds us to an 8bit value.
 155  *      2) We reserve one value, 255, to represent the invalid element.
 156  *      3) Our input queue scheme requires one SCB to always be reserved
 157  *         in advance of queuing any SCBs.  This takes us down to 254.
 158  *      4) To handle our output queue correctly on machines that only
 159  *         support 32bit stores, we must clear the array 4 bytes at a
 160  *         time.  To avoid colliding with a DMA write from the sequencer,
 161  *         we must be sure that 4 slots are empty when we write to clear
 162  *         the queue.  This reduces us to 253 SCBs: 1 that just completed
 163  *         and the known three additional empty slots in the queue that
 164  *         precede it.
 165  */
 166 #define AHC_MAX_QUEUE   253
 167
 168 /*
 169  * The maximum amount of SCB storage we allocate in host memory.  This
 170  * number should reflect the 1 additional SCB we require to handle our
 171  * qinfifo mechanism.
 172  */
 173 #define AHC_SCB_MAX_ALLOC (AHC_MAX_QUEUE+1)
 174
 175 /*
 176  * Ring Buffer of incoming target commands.
 177  * We allocate 256 to simplify the logic in the sequencer
 178  * by using the natural wrap point of an 8bit counter.
 179  */
 180 #define AHC_TMODE_CMDS  256
 181
 182 /* Reset line assertion time in us */
 183 #define AHC_BUSRESET_DELAY      25
 184
 185 /******************* Chip Characteristics/Operating Settings  *****************/
 186 /*
 187  * Chip Type
 188  * The chip order is from least sophisticated to most sophisticated.
 189  */
 190 typedef enum {
 191         AHC_NONE        = 0x0000,
 192         AHC_CHIPID_MASK = 0x00FF,
 193         AHC_AIC7770     = 0x0001,
 194         AHC_AIC7850     = 0x0002,
 195         AHC_AIC7855     = 0x0003,
 196         AHC_AIC7859     = 0x0004,
 197         AHC_AIC7860     = 0x0005,
 198         AHC_AIC7870     = 0x0006,
 199         AHC_AIC7880     = 0x0007,
 200         AHC_AIC7895     = 0x0008,
 201         AHC_AIC7895C    = 0x0009,
 202         AHC_AIC7890     = 0x000a,
 203         AHC_AIC7896     = 0x000b,
 204         AHC_AIC7892     = 0x000c,
 205         AHC_AIC7899     = 0x000d,
 206         AHC_VL          = 0x0100,       /* Bus type VL */
 207         AHC_EISA        = 0x0200,       /* Bus type EISA */
 208         AHC_PCI         = 0x0400,       /* Bus type PCI */
 209         AHC_BUS_MASK    = 0x0F00
 210 } ahc_chip;
 211
 212 /*
 213  * Features available in each chip type.
 214  */
 215 typedef enum {
 216         AHC_FENONE      = 0x00000,
 217         AHC_ULTRA       = 0x00001,      /* Supports 20MHz Transfers */
 218         AHC_ULTRA2      = 0x00002,      /* Supports 40MHz Transfers */
 219         AHC_WIDE        = 0x00004,      /* Wide Channel */
 220         AHC_TWIN        = 0x00008,      /* Twin Channel */
 221         AHC_MORE_SRAM   = 0x00010,      /* 80 bytes instead of 64 */
 222         AHC_CMD_CHAN    = 0x00020,      /* Has a Command DMA Channel */
 223         AHC_QUEUE_REGS  = 0x00040,      /* Has Queue management registers */
 224         AHC_SG_PRELOAD  = 0x00080,      /* Can perform auto-SG preload */
 225         AHC_SPIOCAP     = 0x00100,      /* Has a Serial Port I/O Cap Register */
 226         AHC_MULTI_TID   = 0x00200,      /* Has bitmask of TIDs for select-in */
 227         AHC_HS_MAILBOX  = 0x00400,      /* Has HS_MAILBOX register */
 228         AHC_DT          = 0x00800,      /* Double Transition transfers */
 229         AHC_NEW_TERMCTL = 0x01000,      /* Newer termination scheme */
 230         AHC_MULTI_FUNC  = 0x02000,      /* Multi-Function Twin Channel Device */
 231         AHC_LARGE_SCBS  = 0x04000,      /* 64byte SCBs */
 232         AHC_AUTORATE    = 0x08000,      /* Automatic update of SCSIRATE/OFFSET*/
 233         AHC_AUTOPAUSE   = 0x10000,      /* Automatic pause on register access */
 234         AHC_TARGETMODE  = 0x20000,      /* Has tested target mode support */
 235         AHC_MULTIROLE   = 0x40000,      /* Space for two roles at a time */
 236         AHC_REMOVABLE   = 0x80000,      /* Hot-Swap supported */
 237         AHC_AIC7770_FE  = AHC_FENONE,
 238         /*
 239          * The real 7850 does not support Ultra modes, but there are
 240          * several cards that use the generic 7850 PCI ID even though
 241          * they are using an Ultra capable chip (7859/7860).  We start
 242          * out with the AHC_ULTRA feature set and then check the DEVSTATUS
 243          * register to determine if the capability is really present.
 244          */
 245         AHC_AIC7850_FE  = AHC_SPIOCAP|AHC_AUTOPAUSE|AHC_TARGETMODE|AHC_ULTRA,
 246         AHC_AIC7860_FE  = AHC_AIC7850_FE,
 247         AHC_AIC7870_FE  = AHC_TARGETMODE|AHC_AUTOPAUSE,
 248         AHC_AIC7880_FE  = AHC_AIC7870_FE|AHC_ULTRA,
 249         /*
 250          * Although we have space for both the initiator and
 251          * target roles on ULTRA2 chips, we currently disable
 252          * the initiator role to allow multi-scsi-id target mode
 253          * configurations.  We can only respond on the same SCSI
 254          * ID as our initiator role if we allow initiator operation.
 255          * At some point, we should add a configuration knob to
 256          * allow both roles to be loaded.
 257          */
 258         AHC_AIC7890_FE  = AHC_MORE_SRAM|AHC_CMD_CHAN|AHC_ULTRA2
 259                           |AHC_QUEUE_REGS|AHC_SG_PRELOAD|AHC_MULTI_TID
 260                           |AHC_HS_MAILBOX|AHC_NEW_TERMCTL|AHC_LARGE_SCBS
 261                           |AHC_TARGETMODE,
 262         AHC_AIC7892_FE  = AHC_AIC7890_FE|AHC_DT|AHC_AUTORATE|AHC_AUTOPAUSE,
 263         AHC_AIC7895_FE  = AHC_AIC7880_FE|AHC_MORE_SRAM|AHC_AUTOPAUSE
 264                           |AHC_CMD_CHAN|AHC_MULTI_FUNC|AHC_LARGE_SCBS,
 265         AHC_AIC7895C_FE = AHC_AIC7895_FE|AHC_MULTI_TID,
 266         AHC_AIC7896_FE  = AHC_AIC7890_FE|AHC_MULTI_FUNC,
 267         AHC_AIC7899_FE  = AHC_AIC7892_FE|AHC_MULTI_FUNC
 268 } ahc_feature;
 269
 270 /*
 271  * Bugs in the silicon that we work around in software.
 272  */
 273 typedef enum {
 274         AHC_BUGNONE             = 0x00,
 275         /*
 276          * On all chips prior to the U2 product line,
 277          * the WIDEODD S/G segment feature does not
 278          * work during scsi->HostBus transfers.
 279          */
 280         AHC_TMODE_WIDEODD_BUG   = 0x01,
 281         /*
 282          * On the aic7890/91 Rev 0 chips, the autoflush
 283          * feature does not work.  A manual flush of
 284          * the DMA FIFO is required.
 285          */
 286         AHC_AUTOFLUSH_BUG       = 0x02,
 287         /*
 288          * On many chips, cacheline streaming does not work.
 289          */
 290         AHC_CACHETHEN_BUG       = 0x04,
 291         /*
 292          * On the aic7896/97 chips, cacheline
 293          * streaming must be enabled.
 294          */
 295         AHC_CACHETHEN_DIS_BUG   = 0x08,
 296         /*
 297          * PCI 2.1 Retry failure on non-empty data fifo.
 298          */
 299         AHC_PCI_2_1_RETRY_BUG   = 0x10,
 300         /*
 301          * Controller does not handle cacheline residuals
 302          * properly on S/G segments if PCI MWI instructions
 303          * are allowed.
 304          */
 305         AHC_PCI_MWI_BUG         = 0x20,
 306         /*
 307          * An SCB upload using the SCB channel's
 308          * auto array entry copy feature may
 309          * corrupt data.  This appears to only
 310          * occur on 66MHz systems.
 311          */
 312         AHC_SCBCHAN_UPLOAD_BUG  = 0x40
 313 } ahc_bug;
 314
 315 /*
 316  * Configuration specific settings.
 317  * The driver determines these settings by probing the
 318  * chip/controller's configuration.
 319  */
 320 typedef enum {
 321         AHC_FNONE             = 0x000,
 322         AHC_PRIMARY_CHANNEL   = 0x003,  /*
 323                                          * The channel that should
 324                                          * be probed first.
 325                                          */
 326         AHC_USEDEFAULTS       = 0x004,  /*
 327                                          * For cards without an seeprom
 328                                          * or a BIOS to initialize the chip's
 329                                          * SRAM, we use the default target
 330                                          * settings.
 331                                          */
 332         AHC_SEQUENCER_DEBUG   = 0x008,
 333         AHC_SHARED_SRAM       = 0x010,
 334         AHC_LARGE_SEEPROM     = 0x020,  /* Uses C56_66 not C46 */
 335         AHC_RESET_BUS_A       = 0x040,
 336         AHC_RESET_BUS_B       = 0x080,
 337         AHC_EXTENDED_TRANS_A  = 0x100,
 338         AHC_EXTENDED_TRANS_B  = 0x200,
 339         AHC_TERM_ENB_A        = 0x400,
 340         AHC_TERM_ENB_B        = 0x800,
 341         AHC_INITIATORROLE     = 0x1000,  /*
 342                                           * Allow initiator operations on
 343                                           * this controller.
 344                                           */
 345         AHC_TARGETROLE        = 0x2000,  /*
 346                                           * Allow target operations on this
 347                                           * controller.
 348                                           */
 349         AHC_NEWEEPROM_FMT     = 0x4000,
 350         AHC_RESOURCE_SHORTAGE = 0x8000,
 351         AHC_TQINFIFO_BLOCKED  = 0x10000,  /* Blocked waiting for ATIOs */
 352         AHC_INT50_SPEEDFLEX   = 0x20000,  /*
 353                                            * Internal 50pin connector
 354                                            * sits behind an aic3860
 355                                            */
 356         AHC_SCB_BTT           = 0x40000,  /*
 357                                            * The busy targets table is
 358                                            * stored in SCB space rather
 359                                            * than SRAM.
 360                                            */
 361         AHC_BIOS_ENABLED      = 0x80000,
 362         AHC_ALL_INTERRUPTS    = 0x100000,
 363         AHC_PAGESCBS          = 0x400000,  /* Enable SCB paging */
 364         AHC_EDGE_INTERRUPT    = 0x800000,  /* Device uses edge triggered ints */
 365         AHC_39BIT_ADDRESSING  = 0x1000000, /* Use 39 bit addressing scheme. */
 366         AHC_LSCBS_ENABLED     = 0x2000000, /* 64Byte SCBs enabled */
 367         AHC_SCB_CONFIG_USED   = 0x4000000, /* No SEEPROM but SCB2 had info. */
 368         AHC_NO_BIOS_INIT      = 0x8000000, /* No BIOS left over settings. */
 369         AHC_DISABLE_PCI_PERR  = 0x10000000,
 370         AHC_HAS_TERM_LOGIC    = 0x20000000,
 371         AHC_SHUTDOWN_RECOVERY = 0x40000000 /* Terminate recovery thread. */
 372 } ahc_flag;
 373
 374 /************************* Hardware  SCB Definition ***************************/
 375
 376 /*
 377  * The driver keeps up to MAX_SCB scb structures per card in memory.  The SCB
 378  * consists of a "hardware SCB" mirroring the fields available on the card
 379  * and additional information the kernel stores for each transaction.
 380  *
 381  * To minimize space utilization, a portion of the hardware scb stores
 382  * different data during different portions of a SCSI transaction.
 383  * As initialized by the host driver for the initiator role, this area
 384  * contains the SCSI cdb (or a pointer to the  cdb) to be executed.  After
 385  * the cdb has been presented to the target, this area serves to store
 386  * residual transfer information and the SCSI status byte.
 387  * For the target role, the contents of this area do not change, but
 388  * still serve a different purpose than for the initiator role.  See
 389  * struct target_data for details.
 390  */
 391
 392 /*
 393  * Status information embedded in the shared poriton of
 394  * an SCB after passing the cdb to the target.  The kernel
 395  * driver will only read this data for transactions that
 396  * complete abnormally (non-zero status byte).
 397  */
 398 struct status_pkt {
 399         uint32_t residual_datacnt;      /* Residual in the current S/G seg */
 400         uint32_t residual_sg_ptr;       /* The next S/G for this transfer */
 401         uint8_t  scsi_status;           /* Standard SCSI status byte */
 402 };
 403
 404 /*
 405  * Target mode version of the shared data SCB segment.
 406  */
 407 struct target_data {
 408         uint32_t residual_datacnt;      /* Residual in the current S/G seg */
 409         uint32_t residual_sg_ptr;       /* The next S/G for this transfer */
 410         uint8_t  scsi_status;           /* SCSI status to give to initiator */
 411         uint8_t  target_phases;         /* Bitmap of phases to execute */
 412         uint8_t  data_phase;            /* Data-In or Data-Out */
 413         uint8_t  initiator_tag;         /* Initiator's transaction tag */
 414 };
 415
 416 #define MAX_CDB_LEN 16
 417 struct hardware_scb {
 418 /*0*/   union {
 419                 /*
 420                  * If the cdb is 12 bytes or less, we embed it directly
 421                  * in the SCB.  For longer cdbs, we embed the address
 422                  * of the cdb payload as seen by the chip and a DMA
 423                  * is used to pull it in.
 424                  */
 425                 uint8_t  cdb[12];
 426                 uint32_t cdb_ptr;
 427                 struct   status_pkt status;
 428                 struct   target_data tdata;
 429         } shared_data;
 430 /*
 431  * A word about residuals.
 432  * The scb is presented to the sequencer with the dataptr and datacnt
 433  * fields initialized to the contents of the first S/G element to
 434  * transfer.  The sgptr field is initialized to the bus address for
 435  * the S/G element that follows the first in the in core S/G array
 436  * or'ed with the SG_FULL_RESID flag.  Sgptr may point to an invalid
 437  * S/G entry for this transfer (single S/G element transfer with the
 438  * first elements address and length preloaded in the dataptr/datacnt
 439  * fields).  If no transfer is to occur, sgptr is set to SG_LIST_NULL.
 440  * The SG_FULL_RESID flag ensures that the residual will be correctly
 441  * noted even if no data transfers occur.  Once the data phase is entered,
 442  * the residual sgptr and datacnt are loaded from the sgptr and the
 443  * datacnt fields.  After each S/G element's dataptr and length are
 444  * loaded into the hardware, the residual sgptr is advanced.  After
 445  * each S/G element is expired, its datacnt field is checked to see
 446  * if the LAST_SEG flag is set.  If so, SG_LIST_NULL is set in the
 447  * residual sg ptr and the transfer is considered complete.  If the
 448  * sequencer determines that there is a residual in the tranfer, it
 449  * will set the SG_RESID_VALID flag in sgptr and dma the scb back into
 450  * host memory.  To sumarize:
 451  *
 452  * Sequencer:
 453  *      o A residual has occurred if SG_FULL_RESID is set in sgptr,
 454  *        or residual_sgptr does not have SG_LIST_NULL set.
 455  *
 456  *      o We are transfering the last segment if residual_datacnt has
 457  *        the SG_LAST_SEG flag set.
 458  *
 459  * Host:
 460  *      o A residual has occurred if a completed scb has the
 461  *        SG_RESID_VALID flag set.
 462  *
 463  *      o residual_sgptr and sgptr refer to the "next" sg entry
 464  *        and so may point beyond the last valid sg entry for the
 465  *        transfer.
 466  */
 467 /*12*/  uint32_t dataptr;
 468 /*16*/  uint32_t datacnt;               /*
 469                                          * Byte 3 (numbered from 0) of
 470                                          * the datacnt is really the
 471                                          * 4th byte in that data address.
 472                                          */
 473 /*20*/  uint32_t sgptr;
 474 #define SG_PTR_MASK     0xFFFFFFF8
 475 /*24*/  uint8_t  control;       /* See SCB_CONTROL in aic7xxx.reg for details */
 476 /*25*/  uint8_t  scsiid;        /* what to load in the SCSIID register */
 477 /*26*/  uint8_t  lun;
 478 /*27*/  uint8_t  tag;                   /*
 479                                          * Index into our kernel SCB array.
 480                                          * Also used as the tag for tagged I/O
 481                                          */
 482 /*28*/  uint8_t  cdb_len;
 483 /*29*/  uint8_t  scsirate;              /* Value for SCSIRATE register */
 484 /*30*/  uint8_t  scsioffset;            /* Value for SCSIOFFSET register */
 485 /*31*/  uint8_t  next;                  /*
 486                                          * Used for threading SCBs in the
 487                                          * "Waiting for Selection" and
 488                                          * "Disconnected SCB" lists down
 489                                          * in the sequencer.
 490                                          */
 491 /*32*/  uint8_t  cdb32[32];             /*
 492                                          * CDB storage for cdbs of size
 493                                          * 13->32.  We store them here
 494                                          * because hardware scbs are
 495                                          * allocated from DMA safe
 496                                          * memory so we are guaranteed
 497                                          * the controller can access
 498                                          * this data.
 499                                          */
 500 };
 501
 502 /************************ Kernel SCB Definitions ******************************/
 503 /*
 504  * Some fields of the SCB are OS dependent.  Here we collect the
 505  * definitions for elements that all OS platforms need to include
 506  * in there SCB definition.
 507  */
 508
 509 /*
 510  * Definition of a scatter/gather element as transfered to the controller.
 511  * The aic7xxx chips only support a 24bit length.  We use the top byte of
 512  * the length to store additional address bits and a flag to indicate
 513  * that a given segment terminates the transfer.  This gives us an
 514  * addressable range of 512GB on machines with 64bit PCI or with chips
 515  * that can support dual address cycles on 32bit PCI busses.
 516  */
 517 struct ahc_dma_seg {
 518         uint32_t        addr;
 519         uint32_t        len;
 520 #define AHC_DMA_LAST_SEG        0x80000000
 521 #define AHC_SG_HIGH_ADDR_MASK   0x7F000000
 522 #define AHC_SG_LEN_MASK         0x00FFFFFF
 523 };
 524
 525 struct sg_map_node {
 526         bus_dmamap_t             sg_dmamap;
 527         bus_addr_t               sg_physaddr;
 528         struct ahc_dma_seg*      sg_vaddr;
 529         SLIST_ENTRY(sg_map_node) links;
 530 };
 531
 532 /*
 533  * The current state of this SCB.
 534  */
 535 typedef enum {
 536         SCB_FLAG_NONE           = 0x0000,
 537         SCB_OTHERTCL_TIMEOUT    = 0x0002,/*
 538                                           * Another device was active
 539                                           * during the first timeout for
 540                                           * this SCB so we gave ourselves
 541                                           * an additional timeout period
 542                                           * in case it was hogging the
 543                                           * bus.
 544                                           */
 545         SCB_DEVICE_RESET        = 0x0004,
 546         SCB_SENSE               = 0x0008,
 547         SCB_CDB32_PTR           = 0x0010,
 548         SCB_RECOVERY_SCB        = 0x0020,
 549         SCB_AUTO_NEGOTIATE      = 0x0040,/* Negotiate to achieve goal. */
 550         SCB_NEGOTIATE           = 0x0080,/* Negotiation forced for command. */
 551         SCB_ABORT               = 0x0100,
 552         SCB_UNTAGGEDQ           = 0x0200,
 553         SCB_ACTIVE              = 0x0400,
 554         SCB_TARGET_IMMEDIATE    = 0x0800,
 555         SCB_TRANSMISSION_ERROR  = 0x1000,/*
 556                                           * We detected a parity or CRC
 557                                           * error that has effected the
 558                                           * payload of the command.  This
 559                                           * flag is checked when normal
 560                                           * status is returned to catch
 561                                           * the case of a target not
 562                                           * responding to our attempt
 563                                           * to report the error.
 564                                           */
 565         SCB_TARGET_SCB          = 0x2000,
 566         SCB_SILENT              = 0x4000,/*
 567                                           * Be quiet about transmission type
 568                                           * errors.  They are expected and we
 569                                           * don't want to upset the user.  This
 570                                           * flag is typically used during DV.
 571                                           */
 572         SCB_TIMEDOUT            = 0x8000 /*
 573                                           * SCB has timed out and is on the
 574                                           * timedout list.
 575                                           */
 576 } scb_flag;
 577
 578 struct scb {
 579         struct  hardware_scb     *hscb;
 580         union {
 581                 SLIST_ENTRY(scb)  sle;
 582                 TAILQ_ENTRY(scb)  tqe;
 583         } links;
 584         LIST_ENTRY(scb)           pending_links;
 585         LIST_ENTRY(scb)           timedout_links;
 586         aic_io_ctx_t              io_ctx;
 587         struct ahc_softc         *ahc_softc;
 588         scb_flag                  flags;
 589 #ifndef __linux__
 590         bus_dmamap_t              dmamap;
 591 #endif
 592         struct scb_platform_data *platform_data;
 593         struct sg_map_node       *sg_map;
 594         struct ahc_dma_seg       *sg_list;
 595         bus_addr_t                sg_list_phys;
 596         u_int                     sg_count;/* How full ahc_dma_seg is */
 597 };
 598
 599 struct scb_data {
 600         SLIST_HEAD(, scb) free_scbs;    /*
 601                                          * Pool of SCBs ready to be assigned
 602                                          * commands to execute.
 603                                          */
 604         struct  scb *scbindex[256];     /*
 605                                          * Mapping from tag to SCB.
 606                                          * As tag identifiers are an
 607                                          * 8bit value, we provide space
 608                                          * for all possible tag values.
 609                                          * Any lookups to entries at or
 610                                          * above AHC_SCB_MAX_ALLOC will
 611                                          * always fail.
 612                                          */
 613         struct  hardware_scb    *hscbs; /* Array of hardware SCBs */
 614         struct  scb *scbarray;          /* Array of kernel SCBs */
 615         struct  scsi_sense_data *sense; /* Per SCB sense data */
 616
 617         u_int   recovery_scbs;          /* Transactions currently in recovery */
 618
 619         /*
 620          * "Bus" addresses of our data structures.
 621          */
 622         bus_dma_tag_t    hscb_dmat;     /* dmat for our hardware SCB array */
 623         bus_dmamap_t     hscb_dmamap;
 624         bus_addr_t       hscb_busaddr;
 625         bus_dma_tag_t    sense_dmat;
 626         bus_dmamap_t     sense_dmamap;
 627         bus_addr_t       sense_busaddr;
 628         bus_dma_tag_t    sg_dmat;       /* dmat for our sg segments */
 629         SLIST_HEAD(, sg_map_node) sg_maps;
 630         uint8_t numscbs;
 631         uint8_t maxhscbs;               /* Number of SCBs on the card */
 632         uint8_t init_level;             /*
 633                                          * How far we've initialized
 634                                          * this structure.
 635                                          */
 636 };
 637
 638 /************************ Target Mode Definitions *****************************/
 639
 640 /*
 641  * Connection desciptor for select-in requests in target mode.
 642  */
 643 struct target_cmd {
 644         uint8_t scsiid;         /* Our ID and the initiator's ID */
 645         uint8_t identify;       /* Identify message */
 646         uint8_t bytes[22];      /*
 647                                  * Bytes contains any additional message
 648                                  * bytes terminated by 0xFF.  The remainder
 649                                  * is the cdb to execute.
 650                                  */
 651         uint8_t cmd_valid;      /*
 652                                  * When a command is complete, the firmware
 653                                  * will set cmd_valid to all bits set.
 654                                  * After the host has seen the command,
 655                                  * the bits are cleared.  This allows us
 656                                  * to just peek at host memory to determine
 657                                  * if more work is complete. cmd_valid is on
 658                                  * an 8 byte boundary to simplify setting
 659                                  * it on aic7880 hardware which only has
 660                                  * limited direct access to the DMA FIFO.
 661                                  */
 662         uint8_t pad[7];
 663 };
 664
 665 /*
 666  * Number of events we can buffer up if we run out
 667  * of immediate notify ccbs.
 668  */
 669 #define AHC_TMODE_EVENT_BUFFER_SIZE 8
 670 struct ahc_tmode_event {
 671         uint8_t initiator_id;
 672         uint8_t event_type;     /* MSG type or EVENT_TYPE_BUS_RESET */
 673 #define EVENT_TYPE_BUS_RESET 0xFF
 674         uint8_t event_arg;
 675 };
 676
 677 /*
 678  * Per enabled lun target mode state.
 679  * As this state is directly influenced by the host OS'es target mode
 680  * environment, we let the OS module define it.  Forward declare the
 681  * structure here so we can store arrays of them, etc. in OS neutral
 682  * data structures.
 683  */
 684 #ifdef AHC_TARGET_MODE
 685 struct ahc_tmode_lstate {
 686         struct cam_path *path;
 687         struct ccb_hdr_slist accept_tios;
 688         struct ccb_hdr_slist immed_notifies;
 689         struct ahc_tmode_event event_buffer[AHC_TMODE_EVENT_BUFFER_SIZE];
 690         uint8_t event_r_idx;
 691         uint8_t event_w_idx;
 692 };
 693 #else
 694 struct ahc_tmode_lstate;
 695 #endif
 696
 697 /******************** Transfer Negotiation Datastructures *********************/
 698 #define AHC_TRANS_CUR           0x01    /* Modify current neogtiation status */
 699 #define AHC_TRANS_ACTIVE        0x03    /* Assume this target is on the bus */
 700 #define AHC_TRANS_GOAL          0x04    /* Modify negotiation goal */
 701 #define AHC_TRANS_USER          0x08    /* Modify user negotiation settings */
 702
 703 #define AHC_WIDTH_UNKNOWN       0xFF
 704 #define AHC_PERIOD_UNKNOWN      0xFF
 705 #define AHC_OFFSET_UNKNOWN      0xFF
 706 #define AHC_PPR_OPTS_UNKNOWN    0xFF
 707
 708 /*
 709  * Transfer Negotiation Information.
 710  */
 711 struct ahc_transinfo {
 712         uint8_t protocol_version;       /* SCSI Revision level */
 713         uint8_t transport_version;      /* SPI Revision level */
 714         uint8_t width;                  /* Bus width */
 715         uint8_t period;                 /* Sync rate factor */
 716         uint8_t offset;                 /* Sync offset */
 717         uint8_t ppr_options;            /* Parallel Protocol Request options */
 718 };
 719
 720 /*
 721  * Per-initiator current, goal and user transfer negotiation information. */
 722 struct ahc_initiator_tinfo {
 723         uint8_t scsirate;               /* Computed value for SCSIRATE reg */
 724         struct ahc_transinfo curr;
 725         struct ahc_transinfo goal;
 726         struct ahc_transinfo user;
 727 };
 728
 729 /*
 730  * Per enabled target ID state.
 731  * Pointers to lun target state as well as sync/wide negotiation information
 732  * for each initiator<->target mapping.  For the initiator role we pretend
 733  * that we are the target and the targets are the initiators since the
 734  * negotiation is the same regardless of role.
 735  */
 736 struct ahc_tmode_tstate {
 737         struct ahc_tmode_lstate*        enabled_luns[AHC_NUM_LUNS];
 738         struct ahc_initiator_tinfo      transinfo[AHC_NUM_TARGETS];
 739
 740         /*
 741          * Per initiator state bitmasks.
 742          */
 743         uint16_t         auto_negotiate;/* Auto Negotiation Required */
 744         uint16_t         ultraenb;      /* Using ultra sync rate  */
 745         uint16_t         discenable;    /* Disconnection allowed  */
 746         uint16_t         tagenable;     /* Tagged Queuing allowed */
 747 };
 748
 749 /*
 750  * Data structure for our table of allowed synchronous transfer rates.
 751  */
 752 struct ahc_syncrate {
 753         u_int sxfr_u2;  /* Value of the SXFR parameter for Ultra2+ Chips */
 754         u_int sxfr;     /* Value of the SXFR parameter for <= Ultra Chips */
 755 #define         ULTRA_SXFR 0x100        /* Rate Requires Ultra Mode set */
 756 #define         ST_SXFR    0x010        /* Rate Single Transition Only */
 757 #define         DT_SXFR    0x040        /* Rate Double Transition Only */
 758         uint8_t period; /* Period to send to SCSI target */
 759         char *rate;
 760 };
 761
 762 /* Safe and valid period for async negotiations. */
 763 #define AHC_ASYNC_XFER_PERIOD 0x45
 764 #define AHC_ULTRA2_XFER_PERIOD 0x0a
 765
 766 /*
 767  * Indexes into our table of syncronous transfer rates.
 768  */
 769 #define AHC_SYNCRATE_DT         0
 770 #define AHC_SYNCRATE_ULTRA2     1
 771 #define AHC_SYNCRATE_ULTRA      3
 772 #define AHC_SYNCRATE_FAST       6
 773 #define AHC_SYNCRATE_MAX        AHC_SYNCRATE_DT
 774 #define AHC_SYNCRATE_MIN        13
 775
 776 /***************************** Lookup Tables **********************************/
 777 /*
 778  * Phase -> name and message out response
 779  * to parity errors in each phase table.
 780  */
 781 struct ahc_phase_table_entry {
 782         uint8_t phase;
 783         uint8_t mesg_out; /* Message response to parity errors */
 784         char *phasemsg;
 785 };
 786
 787 /************************** Serial EEPROM Format ******************************/
 788
 789 struct seeprom_config {
 790 /*
 791  * Per SCSI ID Configuration Flags
 792  */
 793         uint16_t device_flags[16];      /* words 0-15 */
 794 #define         CFXFER          0x0007  /* synchronous transfer rate */
 795 #define         CFSYNCH         0x0008  /* enable synchronous transfer */
 796 #define         CFDISC          0x0010  /* enable disconnection */
 797 #define         CFWIDEB         0x0020  /* wide bus device */
 798 #define         CFSYNCHISULTRA  0x0040  /* CFSYNCH is an ultra offset (2940AU)*/
 799 #define         CFSYNCSINGLE    0x0080  /* Single-Transition signalling */
 800 #define         CFSTART         0x0100  /* send start unit SCSI command */
 801 #define         CFINCBIOS       0x0200  /* include in BIOS scan */
 802 #define         CFRNFOUND       0x0400  /* report even if not found */
 803 #define         CFMULTILUNDEV   0x0800  /* Probe multiple luns in BIOS scan */
 804 #define         CFWBCACHEENB    0x4000  /* Enable W-Behind Cache on disks */
 805 #define         CFWBCACHENOP    0xc000  /* Don't touch W-Behind Cache */
 806
 807 /*
 808  * BIOS Control Bits
 809  */
 810         uint16_t bios_control;          /* word 16 */
 811 #define         CFSUPREM        0x0001  /* support all removeable drives */
 812 #define         CFSUPREMB       0x0002  /* support removeable boot drives */
 813 #define         CFBIOSEN        0x0004  /* BIOS enabled */
 814 #define         CFBIOS_BUSSCAN  0x0008  /* Have the BIOS Scan the Bus */
 815 #define         CFSM2DRV        0x0010  /* support more than two drives */
 816 #define         CFSTPWLEVEL     0x0010  /* Termination level control */
 817 #define         CF284XEXTEND    0x0020  /* extended translation (284x cards) */
 818 #define         CFCTRL_A        0x0020  /* BIOS displays Ctrl-A message */
 819 #define         CFTERM_MENU     0x0040  /* BIOS displays termination menu */
 820 #define         CFEXTEND        0x0080  /* extended translation enabled */
 821 #define         CFSCAMEN        0x0100  /* SCAM enable */
 822 #define         CFMSG_LEVEL     0x0600  /* BIOS Message Level */
 823 #define                 CFMSG_VERBOSE   0x0000
 824 #define                 CFMSG_SILENT    0x0200
 825 #define                 CFMSG_DIAG      0x0400
 826 #define         CFBOOTCD        0x0800  /* Support Bootable CD-ROM */
 827 /*              UNUSED          0xff00  */
 828
 829 /*
 830  * Host Adapter Control Bits
 831  */
 832         uint16_t adapter_control;       /* word 17 */
 833 #define         CFAUTOTERM      0x0001  /* Perform Auto termination */
 834 #define         CFULTRAEN       0x0002  /* Ultra SCSI speed enable */
 835 #define         CF284XSELTO     0x0003  /* Selection timeout (284x cards) */
 836 #define         CF284XFIFO      0x000C  /* FIFO Threshold (284x cards) */
 837 #define         CFSTERM         0x0004  /* SCSI low byte termination */
 838 #define         CFWSTERM        0x0008  /* SCSI high byte termination */
 839 #define         CFSPARITY       0x0010  /* SCSI parity */
 840 #define         CF284XSTERM     0x0020  /* SCSI low byte term (284x cards) */
 841 #define         CFMULTILUN      0x0020
 842 #define         CFRESETB        0x0040  /* reset SCSI bus at boot */
 843 #define         CFCLUSTERENB    0x0080  /* Cluster Enable */
 844 #define         CFBOOTCHAN      0x0300  /* probe this channel first */
 845 #define         CFBOOTCHANSHIFT 8
 846 #define         CFSEAUTOTERM    0x0400  /* Ultra2 Perform secondary Auto Term*/
 847 #define         CFSELOWTERM     0x0800  /* Ultra2 secondary low term */
 848 #define         CFSEHIGHTERM    0x1000  /* Ultra2 secondary high term */
 849 #define         CFENABLEDV      0x4000  /* Perform Domain Validation*/
 850
 851 /*
 852  * Bus Release Time, Host Adapter ID
 853  */
 854         uint16_t brtime_id;             /* word 18 */
 855 #define         CFSCSIID        0x000f  /* host adapter SCSI ID */
 856 /*              UNUSED          0x00f0  */
 857 #define         CFBRTIME        0xff00  /* bus release time */
 858
 859 /*
 860  * Maximum targets
 861  */
 862         uint16_t max_targets;           /* word 19 */
 863 #define         CFMAXTARG       0x00ff  /* maximum targets */
 864 #define         CFBOOTLUN       0x0f00  /* Lun to boot from */
 865 #define         CFBOOTID        0xf000  /* Target to boot from */
 866         uint16_t res_1[10];             /* words 20-29 */
 867         uint16_t signature;             /* Signature == 0x250 */
 868 #define         CFSIGNATURE     0x250
 869 #define         CFSIGNATURE2    0x300
 870         uint16_t checksum;              /* word 31 */
 871 };
 872
 873 /****************************  Message Buffer *********************************/
 874 typedef enum {
 875         MSG_TYPE_NONE                   = 0x00,
 876         MSG_TYPE_INITIATOR_MSGOUT       = 0x01,
 877         MSG_TYPE_INITIATOR_MSGIN        = 0x02,
 878         MSG_TYPE_TARGET_MSGOUT          = 0x03,
 879         MSG_TYPE_TARGET_MSGIN           = 0x04
 880 } ahc_msg_type;
 881
 882 typedef enum {
 883         MSGLOOP_IN_PROG,
 884         MSGLOOP_MSGCOMPLETE,
 885         MSGLOOP_TERMINATED
 886 } msg_loop_stat;
 887
 888 /*********************** Software Configuration Structure *********************/
 889 TAILQ_HEAD(scb_tailq, scb);
 890
 891 struct ahc_aic7770_softc {
 892         /*
 893          * Saved register state used for chip_init().
 894          */
 895         uint8_t busspd;
 896         uint8_t bustime;
 897 };
 898
 899 struct ahc_pci_softc {
 900         /*
 901          * Saved register state used for chip_init().
 902          */
 903         uint32_t  devconfig;
 904         uint16_t  targcrccnt;
 905         uint8_t   command;
 906         uint8_t   csize_lattime;
 907         uint8_t   optionmode;
 908         uint8_t   crccontrol1;
 909         uint8_t   dscommand0;
 910         uint8_t   dspcistatus;
 911         uint8_t   scbbaddr;
 912         uint8_t   dff_thrsh;
 913 };
 914
 915 union ahc_bus_softc {
 916         struct ahc_aic7770_softc aic7770_softc;
 917         struct ahc_pci_softc pci_softc;
 918 };
 919
 920 typedef void (*ahc_bus_intr_t)(struct ahc_softc *);
 921 typedef int (*ahc_bus_chip_init_t)(struct ahc_softc *);
 922 typedef int (*ahc_bus_suspend_t)(struct ahc_softc *);
 923 typedef int (*ahc_bus_resume_t)(struct ahc_softc *);
 924 typedef void ahc_callback_t (void *);
 925
 926 #define AIC_SCB_DATA(softc) ((softc)->scb_data)
 927
 928 struct ahc_softc {
 929         bus_space_tag_t           tag;
 930         bus_space_handle_t        bsh;
 931 #ifndef __linux__
 932         bus_dma_tag_t             buffer_dmat;   /* dmat for buffer I/O */
 933 #endif
 934         struct scb_data          *scb_data;
 935
 936         struct scb               *next_queued_scb;
 937
 938         /*
 939          * SCBs that have been sent to the controller
 940          */
 941         LIST_HEAD(, scb)          pending_scbs;
 942
 943         /*
 944          * SCBs whose timeout routine has been called.
 945          */
 946         LIST_HEAD(, scb)          timedout_scbs;
 947
 948         /*
 949          * Counting lock for deferring the release of additional
 950          * untagged transactions from the untagged_queues.  When
 951          * the lock is decremented to 0, all queues in the
 952          * untagged_queues array are run.
 953          */
 954         u_int                     untagged_queue_lock;
 955
 956         /*
 957          * Per-target queue of untagged-transactions.  The
 958          * transaction at the head of the queue is the
 959          * currently pending untagged transaction for the
 960          * target.  The driver only allows a single untagged
 961          * transaction per target.
 962          */
 963         struct scb_tailq          untagged_queues[AHC_NUM_TARGETS];
 964
 965         /*
 966          * Bus attachment specific data.
 967          */
 968         union ahc_bus_softc       bus_softc;
 969
 970         /*
 971          * Platform specific data.
 972          */
 973         struct ahc_platform_data *platform_data;
 974
 975         /*
 976          * Platform specific device information.
 977          */
 978         aic_dev_softc_t           dev_softc;
 979
 980         /*
 981          * Bus specific device information.
 982          */
 983         ahc_bus_intr_t            bus_intr;
 984
 985         /*
 986          * Bus specific initialization required
 987          * after a chip reset.
 988          */
 989         ahc_bus_chip_init_t       bus_chip_init;
 990
 991         /*
 992          * Bus specific suspend routine.
 993          */
 994         ahc_bus_suspend_t         bus_suspend;
 995
 996         /*
 997          * Bus specific resume routine.
 998          */
 999         ahc_bus_resume_t          bus_resume;
1000
1001         /*
1002          * Target mode related state kept on a per enabled lun basis.
1003          * Targets that are not enabled will have null entries.
1004          * As an initiator, we keep one target entry for our initiator
1005          * ID to store our sync/wide transfer settings.
1006          */
1007         struct ahc_tmode_tstate  *enabled_targets[AHC_NUM_TARGETS];
1008
1009         /*
1010          * The black hole device responsible for handling requests for
1011          * disabled luns on enabled targets.
1012          */
1013         struct ahc_tmode_lstate  *black_hole;
1014
1015         /*
1016          * Device instance currently on the bus awaiting a continue TIO
1017          * for a command that was not given the disconnect priveledge.
1018          */
1019         struct ahc_tmode_lstate  *pending_device;
1020
1021         /*
1022          * Card characteristics
1023          */
1024         ahc_chip                  chip;
1025         ahc_feature               features;
1026         ahc_bug                   bugs;
1027         ahc_flag                  flags;
1028         struct seeprom_config    *seep_config;
1029
1030         /* Values to store in the SEQCTL register for pause and unpause */
1031         uint8_t                   unpause;
1032         uint8_t                   pause;
1033
1034         /* Command Queues */
1035         uint8_t                   qoutfifonext;
1036         uint8_t                   qinfifonext;
1037         uint8_t                  *qoutfifo;
1038         uint8_t                  *qinfifo;
1039
1040         /* Critical Section Data */
1041         struct cs                *critical_sections;
1042         u_int                     num_critical_sections;
1043
1044         /* Links for chaining softcs */
1045         TAILQ_ENTRY(ahc_softc)    links;
1046
1047         /* Channel Names ('A', 'B', etc.) */
1048         char                      channel;
1049         char                      channel_b;
1050
1051         /* Initiator Bus ID */
1052         uint8_t                   our_id;
1053         uint8_t                   our_id_b;
1054
1055         /*
1056          * PCI error detection.
1057          */
1058         int                       unsolicited_ints;
1059
1060         /*
1061          * Target incoming command FIFO.
1062          */
1063         struct target_cmd        *targetcmds;
1064         uint8_t                   tqinfifonext;
1065
1066         /*
1067          * Cached copy of the sequencer control register.
1068          */
1069         uint8_t                   seqctl;
1070
1071         /*
1072          * Incoming and outgoing message handling.
1073          */
1074         uint8_t                   send_msg_perror;
1075         ahc_msg_type              msg_type;
1076         uint8_t                   msgout_buf[12];/* Message we are sending */
1077         uint8_t                   msgin_buf[12];/* Message we are receiving */
1078         u_int                     msgout_len;   /* Length of message to send */
1079         u_int                     msgout_index; /* Current index in msgout */
1080         u_int                     msgin_index;  /* Current index in msgin */
1081
1082         /*
1083          * Mapping information for data structures shared
1084          * between the sequencer and kernel.
1085          */
1086         bus_dma_tag_t             parent_dmat;
1087         bus_dma_tag_t             shared_data_dmat;
1088         bus_dmamap_t              shared_data_dmamap;
1089         bus_addr_t                shared_data_busaddr;
1090
1091         /*
1092          * Bus address of the one byte buffer used to
1093          * work-around a DMA bug for chips <= aic7880
1094          * in target mode.
1095          */
1096         bus_addr_t                dma_bug_buf;
1097
1098         /* Number of enabled target mode device on this card */
1099         u_int                     enabled_luns;
1100
1101         /* Initialization level of this data structure */
1102         u_int                     init_level;
1103
1104         /* PCI cacheline size. */
1105         u_int                     pci_cachesize;
1106
1107         /*
1108          * Count of parity errors we have seen as a target.
1109          * We auto-disable parity error checking after seeing
1110          * AHC_PCI_TARGET_PERR_THRESH number of errors.
1111          */
1112         u_int                     pci_target_perr_count;
1113 #define         AHC_PCI_TARGET_PERR_THRESH      10
1114
1115         /* Maximum number of sequencer instructions supported. */
1116         u_int                     instruction_ram_size;
1117
1118         /* Per-Unit descriptive information */
1119         const char               *description;
1120         char                     *name;
1121         int                       unit;
1122
1123         /* Selection Timer settings */
1124         int                       seltime;
1125         int                       seltime_b;
1126
1127         uint16_t                  user_discenable;/* Disconnection allowed  */
1128         uint16_t                  user_tagenable;/* Tagged Queuing allowed */
1129 };
1130
1131 TAILQ_HEAD(ahc_softc_tailq, ahc_softc);
1132 extern struct ahc_softc_tailq ahc_tailq;
1133
1134 /************************ Active Device Information ***************************/
1135 typedef enum {
1136         ROLE_UNKNOWN,
1137         ROLE_INITIATOR,
1138         ROLE_TARGET
1139 } role_t;
1140
1141 struct ahc_devinfo {
1142         int      our_scsiid;
1143         int      target_offset;
1144         uint16_t target_mask;
1145         u_int    target;
1146         u_int    lun;
1147         char     channel;
1148         role_t   role;          /*
1149                                  * Only guaranteed to be correct if not
1150                                  * in the busfree state.
1151                                  */
1152 };
1153
1154 /****************************** PCI Structures ********************************/
1155 #define AHC_PCI_IOADDR  PCIR_BAR(0)     /* I/O Address */
1156 #define AHC_PCI_MEMADDR PCIR_BAR(1)     /* Mem I/O Address */
1157
1158 typedef int (ahc_device_setup_t)(struct ahc_softc *);
1159
1160 struct ahc_pci_identity {
1161         uint64_t                 full_id;
1162         uint64_t                 id_mask;
1163         char                    *name;
1164         ahc_device_setup_t      *setup;
1165 };
1166 extern struct ahc_pci_identity ahc_pci_ident_table[];
1167 extern const u_int ahc_num_pci_devs;
1168
1169 /***************************** VL/EISA Declarations ***************************/
1170 struct aic7770_identity {
1171         uint32_t                 full_id;
1172         uint32_t                 id_mask;
1173         const char              *name;
1174         ahc_device_setup_t      *setup;
1175 };
1176 extern struct aic7770_identity aic7770_ident_table[];
1177 extern const int ahc_num_aic7770_devs;
1178
1179 #define AHC_EISA_SLOT_SIZE      0x1000
1180 #define AHC_EISA_SLOT_OFFSET    0xc00
1181 #define AHC_EISA_IOSIZE         0x100
1182
1183 /*************************** Function Declarations ****************************/
1184 /******************************************************************************/
1185 u_int                   ahc_index_busy_tcl(struct ahc_softc *ahc, u_int tcl);
1186 void                    ahc_unbusy_tcl(struct ahc_softc *ahc, u_int tcl);
1187 void                    ahc_busy_tcl(struct ahc_softc *ahc,
1188                                      u_int tcl, u_int busyid);
1189
1190 /***************************** PCI Front End *********************************/
1191 struct ahc_pci_identity *ahc_find_pci_device(aic_dev_softc_t);
1192 int                      ahc_pci_config(struct ahc_softc *,
1193                                         struct ahc_pci_identity *);
1194 int                      ahc_pci_test_register_access(struct ahc_softc *);
1195
1196 /*************************** EISA/VL Front End ********************************/
1197 struct aic7770_identity *aic7770_find_device(uint32_t);
1198 int                      aic7770_config(struct ahc_softc *ahc,
1199                                         struct aic7770_identity *,
1200                                         u_int port);
1201
1202 /************************** SCB and SCB queue management **********************/
1203 int             ahc_probe_scbs(struct ahc_softc *);
1204 void            ahc_run_untagged_queues(struct ahc_softc *ahc);
1205 void            ahc_run_untagged_queue(struct ahc_softc *ahc,
1206                                        struct scb_tailq *queue);
1207 void            ahc_qinfifo_requeue_tail(struct ahc_softc *ahc,
1208                                          struct scb *scb);
1209 int             ahc_match_scb(struct ahc_softc *ahc, struct scb *scb,
1210                               int target, char channel, int lun,
1211                               u_int tag, role_t role);
1212
1213 /****************************** Initialization ********************************/
1214 struct ahc_softc        *ahc_alloc(void *platform_arg, char *name);
1215 int                      ahc_softc_init(struct ahc_softc *);
1216 void                     ahc_controller_info(struct ahc_softc *ahc, char *buf);
1217 int                      ahc_chip_init(struct ahc_softc *ahc);
1218 int                      ahc_init(struct ahc_softc *ahc);
1219 void                     ahc_intr_enable(struct ahc_softc *ahc, int enable);
1220 void                     ahc_pause_and_flushwork(struct ahc_softc *ahc);
1221 int                      ahc_suspend(struct ahc_softc *ahc);
1222 int                      ahc_resume(struct ahc_softc *ahc);
1223 void                     ahc_softc_insert(struct ahc_softc *);
1224 struct ahc_softc        *ahc_find_softc(struct ahc_softc *ahc);
1225 void                     ahc_set_unit(struct ahc_softc *, int);
1226 void                     ahc_set_name(struct ahc_softc *, char *);
1227 void                     ahc_alloc_scbs(struct ahc_softc *ahc);
1228 void                     ahc_free(struct ahc_softc *ahc);
1229 int                      ahc_reset(struct ahc_softc *ahc, int reinit);
1230 void                     ahc_shutdown(void *arg);
1231
1232 /*************************** Interrupt Services *******************************/
1233 void                    ahc_clear_intstat(struct ahc_softc *ahc);
1234 void                    ahc_run_qoutfifo(struct ahc_softc *ahc);
1235 #ifdef AHC_TARGET_MODE
1236 void                    ahc_run_tqinfifo(struct ahc_softc *ahc, int paused);
1237 #endif
1238 void                    ahc_handle_brkadrint(struct ahc_softc *ahc);
1239 void                    ahc_handle_seqint(struct ahc_softc *ahc, u_int intstat);
1240 void                    ahc_handle_scsiint(struct ahc_softc *ahc,
1241                                            u_int intstat);
1242 void                    ahc_clear_critical_section(struct ahc_softc *ahc);
1243
1244 /***************************** Error Recovery *********************************/
1245 typedef enum {
1246         SEARCH_COMPLETE,
1247         SEARCH_COUNT,
1248         SEARCH_REMOVE
1249 } ahc_search_action;
1250 int                     ahc_search_qinfifo(struct ahc_softc *ahc, int target,
1251                                            char channel, int lun, u_int tag,
1252                                            role_t role, uint32_t status,
1253                                            ahc_search_action action);
1254 int                     ahc_search_untagged_queues(struct ahc_softc *ahc,
1255                                                    aic_io_ctx_t ctx,
1256                                                    int target, char channel,
1257                                                    int lun, uint32_t status,
1258                                                    ahc_search_action action);
1259 int                     ahc_search_disc_list(struct ahc_softc *ahc, int target,
1260                                              char channel, int lun, u_int tag,
1261                                              int stop_on_first, int remove,
1262                                              int save_state);
1263 void                    ahc_freeze_devq(struct ahc_softc *ahc, struct scb *scb);
1264 int                     ahc_reset_channel(struct ahc_softc *ahc, char channel,
1265                                           int initiate_reset);
1266 int                     ahc_abort_scbs(struct ahc_softc *ahc, int target,
1267                                        char channel, int lun, u_int tag,
1268                                        role_t role, uint32_t status);
1269 void                    ahc_restart(struct ahc_softc *ahc);
1270 void                    ahc_calc_residual(struct ahc_softc *ahc,
1271                                           struct scb *scb);
1272 void                    ahc_timeout(struct scb *scb);
1273 void                    ahc_recover_commands(struct ahc_softc *ahc);
1274 /*************************** Utility Functions ********************************/
1275 struct ahc_phase_table_entry*
1276                         ahc_lookup_phase_entry(int phase);
1277 void                    ahc_compile_devinfo(struct ahc_devinfo *devinfo,
1278                                             u_int our_id, u_int target,
1279                                             u_int lun, char channel,
1280                                             role_t role);
1281 /************************** Transfer Negotiation ******************************/
1282 struct ahc_syncrate*    ahc_find_syncrate(struct ahc_softc *ahc, u_int *period,
1283                                           u_int *ppr_options, u_int maxsync);
1284 u_int                   ahc_find_period(struct ahc_softc *ahc,
1285                                         u_int scsirate, u_int maxsync);
1286 void                    ahc_validate_offset(struct ahc_softc *ahc,
1287                                             struct ahc_initiator_tinfo *tinfo,
1288                                             struct ahc_syncrate *syncrate,
1289                                             u_int *offset, int wide,
1290                                             role_t role);
1291 void                    ahc_validate_width(struct ahc_softc *ahc,
1292                                            struct ahc_initiator_tinfo *tinfo,
1293                                            u_int *bus_width,
1294                                            role_t role);
1295 /*
1296  * Negotiation types.  These are used to qualify if we should renegotiate
1297  * even if our goal and current transport parameters are identical.
1298  */
1299 typedef enum {
1300         AHC_NEG_TO_GOAL,        /* Renegotiate only if goal and curr differ. */
1301         AHC_NEG_IF_NON_ASYNC,   /* Renegotiate so long as goal is non-async. */
1302         AHC_NEG_ALWAYS          /* Renegotiat even if goal is async. */
1303 } ahc_neg_type;
1304 int                     ahc_update_neg_request(struct ahc_softc*,
1305                                                struct ahc_devinfo*,
1306                                                struct ahc_tmode_tstate*,
1307                                                struct ahc_initiator_tinfo*,
1308                                                ahc_neg_type);
1309 void                    ahc_set_width(struct ahc_softc *ahc,
1310                                       struct ahc_devinfo *devinfo,
1311                                       u_int width, u_int type, int paused);
1312 void                    ahc_set_syncrate(struct ahc_softc *ahc,
1313                                          struct ahc_devinfo *devinfo,
1314                                          struct ahc_syncrate *syncrate,
1315                                          u_int period, u_int offset,
1316                                          u_int ppr_options,
1317                                          u_int type, int paused);
1318 typedef enum {
1319         AHC_QUEUE_NONE,
1320         AHC_QUEUE_BASIC,
1321         AHC_QUEUE_TAGGED
1322 } ahc_queue_alg;
1323
1324 void                    ahc_set_tags(struct ahc_softc *ahc,
1325                                      struct ahc_devinfo *devinfo,
1326                                      ahc_queue_alg alg);
1327
1328 /**************************** Target Mode *************************************/
1329 #ifdef AHC_TARGET_MODE
1330 void            ahc_send_lstate_events(struct ahc_softc *,
1331                                        struct ahc_tmode_lstate *);
1332 void            ahc_handle_en_lun(struct ahc_softc *ahc,
1333                                   struct cam_sim *sim, union ccb *ccb);
1334 cam_status      ahc_find_tmode_devs(struct ahc_softc *ahc,
1335                                     struct cam_sim *sim, union ccb *ccb,
1336                                     struct ahc_tmode_tstate **tstate,
1337                                     struct ahc_tmode_lstate **lstate,
1338                                     int notfound_failure);
1339 #ifndef AHC_TMODE_ENABLE
1340 #define AHC_TMODE_ENABLE 0
1341 #endif
1342 #endif
1343 /******************************* Debug ***************************************/
1344 #ifdef AHC_DEBUG
1345 extern uint32_t ahc_debug;
1346 #define AHC_SHOW_MISC           0x0001
1347 #define AHC_SHOW_SENSE          0x0002
1348 #define AHC_DUMP_SEEPROM        0x0004
1349 #define AHC_SHOW_TERMCTL        0x0008
1350 #define AHC_SHOW_MEMORY         0x0010
1351 #define AHC_SHOW_MESSAGES       0x0020
1352 #define AHC_SHOW_DV             0x0040
1353 #define AHC_SHOW_SELTO          0x0080
1354 #define AHC_SHOW_QFULL          0x0200
1355 #define AHC_SHOW_QUEUE          0x0400
1356 #define AHC_SHOW_TQIN           0x0800
1357 #define AHC_SHOW_MASKED_ERRORS  0x1000
1358 #define AHC_DEBUG_SEQUENCER     0x2000
1359 #endif
1360 void                    ahc_print_scb(struct scb *scb);
1361 void                    ahc_print_devinfo(struct ahc_softc *ahc,
1362                                           struct ahc_devinfo *dev);
1363 void                    ahc_dump_card_state(struct ahc_softc *ahc);
1364 int                     ahc_print_register(ahc_reg_parse_entry_t *table,
1365                                            u_int num_entries,
1366                                            const char *name,
1367                                            u_int address,
1368                                            u_int value,
1369                                            u_int *cur_column,
1370                                            u_int wrap_point);
1371 /******************************* SEEPROM *************************************/
1372 int             ahc_acquire_seeprom(struct ahc_softc *ahc,
1373                                     struct seeprom_descriptor *sd);
1374 void            ahc_release_seeprom(struct seeprom_descriptor *sd);
1375 #endif /* _AIC7XXX_H_ */