sys/dev/drm/i915/i915_drm.h

   1 /*-
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  * $FreeBSD: src/sys/dev/drm2/i915/i915_drm.h,v 1.1 2012/05/22 11:07:44 kib Exp $
  26  */
  27
  28 #ifndef _I915_DRM_H_
  29 #define _I915_DRM_H_
  30
  31 /* Please note that modifications to all structs defined here are
  32  * subject to backwards-compatibility constraints.
  33  */
  34
  35 #include <dev/drm/drm.h>
  36
  37 /* Each region is a minimum of 16k, and there are at most 255 of them.
  38  */
  39 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  40                                  * of chars for next/prev indices */
  41 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  42
  43 typedef struct _drm_i915_init {
  44         enum {
  45                 I915_INIT_DMA = 0x01,
  46                 I915_CLEANUP_DMA = 0x02,
  47                 I915_RESUME_DMA = 0x03,
  48
  49                 /* Since this struct isn't versioned, just used a new
  50                  * 'func' code to indicate the presence of dri2 sarea
  51                  * info. */
  52                 I915_INIT_DMA2 = 0x04
  53         } func;
  54         unsigned int mmio_offset;
  55         int sarea_priv_offset;
  56         unsigned int ring_start;
  57         unsigned int ring_end;
  58         unsigned int ring_size;
  59         unsigned int front_offset;
  60         unsigned int back_offset;
  61         unsigned int depth_offset;
  62         unsigned int w;
  63         unsigned int h;
  64         unsigned int pitch;
  65         unsigned int pitch_bits;
  66         unsigned int back_pitch;
  67         unsigned int depth_pitch;
  68         unsigned int cpp;
  69         unsigned int chipset;
  70         unsigned int sarea_handle;
  71 } drm_i915_init_t;
  72
  73 typedef struct drm_i915_sarea {
  74         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  75         int last_upload;        /* last time texture was uploaded */
  76         int last_enqueue;       /* last time a buffer was enqueued */
  77         int last_dispatch;      /* age of the most recently dispatched buffer */
  78         int ctxOwner;           /* last context to upload state */
  79         int texAge;
  80         int pf_enabled;         /* is pageflipping allowed? */
  81         int pf_active;
  82         int pf_current_page;    /* which buffer is being displayed? */
  83         int perf_boxes;         /* performance boxes to be displayed */
  84         int width, height;      /* screen size in pixels */
  85
  86         drm_handle_t front_handle;
  87         int front_offset;
  88         int front_size;
  89
  90         drm_handle_t back_handle;
  91         int back_offset;
  92         int back_size;
  93
  94         drm_handle_t depth_handle;
  95         int depth_offset;
  96         int depth_size;
  97
  98         drm_handle_t tex_handle;
  99         int tex_offset;
 100         int tex_size;
 101         int log_tex_granularity;
 102         int pitch;
 103         int rotation;           /* 0, 90, 180 or 270 */
 104         int rotated_offset;
 105         int rotated_size;
 106         int rotated_pitch;
 107         int virtualX, virtualY;
 108
 109         unsigned int front_tiled;
 110         unsigned int back_tiled;
 111         unsigned int depth_tiled;
 112         unsigned int rotated_tiled;
 113         unsigned int rotated2_tiled;
 114
 115         int planeA_x;
 116         int planeA_y;
 117         int planeA_w;
 118         int planeA_h;
 119         int planeB_x;
 120         int planeB_y;
 121         int planeB_w;
 122         int planeB_h;
 123
 124         /* Triple buffering */
 125         drm_handle_t third_handle;
 126         int third_offset;
 127         int third_size;
 128         unsigned int third_tiled;
 129
 130         /* buffer object handles for the static buffers.  May change
 131          * over the lifetime of the client, though it doesn't in our current
 132          * implementation.
 133          */
 134         unsigned int front_bo_handle;
 135         unsigned int back_bo_handle;
 136         unsigned int third_bo_handle;
 137         unsigned int depth_bo_handle;
 138 } drm_i915_sarea_t;
 139
 140 /* Driver specific fence types and classes.
 141  */
 142
 143 /* The only fence class we support */
 144 #define DRM_I915_FENCE_CLASS_ACCEL 0
 145 /* Fence type that guarantees read-write flush */
 146 #define DRM_I915_FENCE_TYPE_RW 2
 147 /* MI_FLUSH programmed just before the fence */
 148 #define DRM_I915_FENCE_FLAG_FLUSHED 0x01000000
 149
 150 /* Flags for perf_boxes
 151  */
 152 #define I915_BOX_RING_EMPTY    0x1
 153 #define I915_BOX_FLIP          0x2
 154 #define I915_BOX_WAIT          0x4
 155 #define I915_BOX_TEXTURE_LOAD  0x8
 156 #define I915_BOX_LOST_CONTEXT  0x10
 157
 158 /* I915 specific ioctls
 159  * The device specific ioctl range is 0x40 to 0x79.
 160  */
 161 #define DRM_I915_INIT           0x00
 162 #define DRM_I915_FLUSH          0x01
 163 #define DRM_I915_FLIP           0x02
 164 #define DRM_I915_BATCHBUFFER    0x03
 165 #define DRM_I915_IRQ_EMIT       0x04
 166 #define DRM_I915_IRQ_WAIT       0x05
 167 #define DRM_I915_GETPARAM       0x06
 168 #define DRM_I915_SETPARAM       0x07
 169 #define DRM_I915_ALLOC          0x08
 170 #define DRM_I915_FREE           0x09
 171 #define DRM_I915_INIT_HEAP      0x0a
 172 #define DRM_I915_CMDBUFFER      0x0b
 173 #define DRM_I915_DESTROY_HEAP   0x0c
 174 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 175 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 176 #define DRM_I915_VBLANK_SWAP    0x0f
 177 #define DRM_I915_MMIO           0x10
 178 #define DRM_I915_HWS_ADDR       0x11
 179 #define DRM_I915_EXECBUFFER     0x12
 180 #define DRM_I915_GEM_INIT       0x13
 181 #define DRM_I915_GEM_EXECBUFFER 0x14
 182 #define DRM_I915_GEM_PIN        0x15
 183 #define DRM_I915_GEM_UNPIN      0x16
 184 #define DRM_I915_GEM_BUSY       0x17
 185 #define DRM_I915_GEM_THROTTLE   0x18
 186 #define DRM_I915_GEM_ENTERVT    0x19
 187 #define DRM_I915_GEM_LEAVEVT    0x1a
 188 #define DRM_I915_GEM_CREATE     0x1b
 189 #define DRM_I915_GEM_PREAD      0x1c
 190 #define DRM_I915_GEM_PWRITE     0x1d
 191 #define DRM_I915_GEM_MMAP       0x1e
 192 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 193 #define DRM_I915_GEM_SW_FINISH  0x20
 194 #define DRM_I915_GEM_SET_TILING 0x21
 195 #define DRM_I915_GEM_GET_TILING 0x22
 196 #define DRM_I915_GEM_GET_APERTURE 0x23
 197 #define DRM_I915_GEM_MMAP_GTT   0x24
 198 #define DRM_I915_GET_PIPE_FROM_CRTC_ID  0x25
 199 #define DRM_I915_GEM_MADVISE    0x26
 200 #define DRM_I915_OVERLAY_PUT_IMAGE      0x27
 201 #define DRM_I915_OVERLAY_ATTRS  0x28
 202 #define DRM_I915_GEM_EXECBUFFER2        0x29
 203 #define DRM_I915_GET_SPRITE_COLORKEY 0x2a
 204 #define DRM_I915_SET_SPRITE_COLORKEY 0x2b
 205
 206 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 207 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 208 #define DRM_IOCTL_I915_FLIP             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FLIP, drm_i915_flip_t)
 209 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 210 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 211 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 212 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 213 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 214 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 215 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 216 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 217 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 218 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 219 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 220 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 221 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 222 #define DRM_IOCTL_I915_MMIO             DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_MMIO, drm_i915_mmio)
 223 #define DRM_IOCTL_I915_EXECBUFFER       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_EXECBUFFER, struct drm_i915_execbuffer)
 224 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 225 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 226 #define DRM_IOCTL_I915_GEM_EXECBUFFER2  DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER2, struct drm_i915_gem_execbuffer2)
 227 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 228 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 229 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 230 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 231 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 232 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 233 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 234 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 235 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 236 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 237 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
 238 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 239 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
 240 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
 241 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
 242 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
 243 #define DRM_IOCTL_I915_GET_PIPE_FROM_CRTC_ID DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GET_PIPE_FROM_CRTC_ID, struct drm_i915_get_pipe_from_crtc_id)
 244 #define DRM_IOCTL_I915_GEM_MADVISE      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MADVISE, struct drm_i915_gem_madvise)
 245 #define DRM_IOCTL_I915_OVERLAY_PUT_IMAGE        DRM_IOW(DRM_COMMAND_BASE + DRM_IOCTL_I915_OVERLAY_PUT_IMAGE, struct drm_intel_overlay_put_image)
 246 #define DRM_IOCTL_I915_OVERLAY_ATTRS    DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_OVERLAY_ATTRS, struct drm_intel_overlay_attrs)
 247 #define DRM_IOCTL_I915_SET_SPRITE_COLORKEY DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_SET_SPRITE_COLORKEY, struct drm_intel_sprite_colorkey)
 248 #define DRM_IOCTL_I915_GET_SPRITE_COLORKEY DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_SET_SPRITE_COLORKEY, struct drm_intel_sprite_colorkey)
 249
 250 /* Asynchronous page flipping:
 251  */
 252 typedef struct drm_i915_flip {
 253         /*
 254          * This is really talking about planes, and we could rename it
 255          * except for the fact that some of the duplicated i915_drm.h files
 256          * out there check for HAVE_I915_FLIP and so might pick up this
 257          * version.
 258          */
 259         int pipes;
 260 } drm_i915_flip_t;
 261
 262 /* Allow drivers to submit batchbuffers directly to hardware, relying
 263  * on the security mechanisms provided by hardware.
 264  */
 265 typedef struct drm_i915_batchbuffer {
 266         int start;              /* agp offset */
 267         int used;               /* nr bytes in use */
 268         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 269         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 270         int num_cliprects;      /* mulitpass with multiple cliprects? */
 271         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 272 } drm_i915_batchbuffer_t;
 273
 274 /* As above, but pass a pointer to userspace buffer which can be
 275  * validated by the kernel prior to sending to hardware.
 276  */
 277 typedef struct _drm_i915_cmdbuffer {
 278         char __user *buf;       /* pointer to userspace command buffer */
 279         int sz;                 /* nr bytes in buf */
 280         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 281         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 282         int num_cliprects;      /* mulitpass with multiple cliprects? */
 283         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 284 } drm_i915_cmdbuffer_t;
 285
 286 /* Userspace can request & wait on irq's:
 287  */
 288 typedef struct drm_i915_irq_emit {
 289         int __user *irq_seq;
 290 } drm_i915_irq_emit_t;
 291
 292 typedef struct drm_i915_irq_wait {
 293         int irq_seq;
 294 } drm_i915_irq_wait_t;
 295
 296 /* Ioctl to query kernel params:
 297  */
 298 #define I915_PARAM_IRQ_ACTIVE            1
 299 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 300 #define I915_PARAM_LAST_DISPATCH         3
 301 #define I915_PARAM_CHIPSET_ID            4
 302 #define I915_PARAM_HAS_GEM               5
 303 #define I915_PARAM_NUM_FENCES_AVAIL      6
 304 #define I915_PARAM_HAS_OVERLAY           7
 305 #define I915_PARAM_HAS_PAGEFLIPPING      8
 306 #define I915_PARAM_HAS_EXECBUF2          9
 307 #define I915_PARAM_HAS_BSD               10
 308 #define I915_PARAM_HAS_BLT               11
 309 #define I915_PARAM_HAS_RELAXED_FENCING   12
 310 #define I915_PARAM_HAS_COHERENT_RINGS    13
 311 #define I915_PARAM_HAS_EXEC_CONSTANTS    14
 312 #define I915_PARAM_HAS_RELAXED_DELTA     15
 313 #define I915_PARAM_HAS_GEN7_SOL_RESET    16
 314 #define I915_PARAM_HAS_LLC       17
 315
 316 typedef struct drm_i915_getparam {
 317         int param;
 318         int __user *value;
 319 } drm_i915_getparam_t;
 320
 321 /* Ioctl to set kernel params:
 322  */
 323 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 324 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 325 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 326 #define I915_SETPARAM_NUM_USED_FENCES                     4
 327
 328 typedef struct drm_i915_setparam {
 329         int param;
 330         int value;
 331 } drm_i915_setparam_t;
 332
 333 /* A memory manager for regions of shared memory:
 334  */
 335 #define I915_MEM_REGION_AGP 1
 336
 337 typedef struct drm_i915_mem_alloc {
 338         int region;
 339         int alignment;
 340         int size;
 341         int __user *region_offset;      /* offset from start of fb or agp */
 342 } drm_i915_mem_alloc_t;
 343
 344 typedef struct drm_i915_mem_free {
 345         int region;
 346         int region_offset;
 347 } drm_i915_mem_free_t;
 348
 349 typedef struct drm_i915_mem_init_heap {
 350         int region;
 351         int size;
 352         int start;
 353 } drm_i915_mem_init_heap_t;
 354
 355 /* Allow memory manager to be torn down and re-initialized (eg on
 356  * rotate):
 357  */
 358 typedef struct drm_i915_mem_destroy_heap {
 359         int region;
 360 } drm_i915_mem_destroy_heap_t;
 361
 362 /* Allow X server to configure which pipes to monitor for vblank signals
 363  */
 364 #define DRM_I915_VBLANK_PIPE_A  1
 365 #define DRM_I915_VBLANK_PIPE_B  2
 366
 367 typedef struct drm_i915_vblank_pipe {
 368         int pipe;
 369 } drm_i915_vblank_pipe_t;
 370
 371 /* Schedule buffer swap at given vertical blank:
 372  */
 373 typedef struct drm_i915_vblank_swap {
 374         drm_drawable_t drawable;
 375         enum drm_vblank_seq_type seqtype;
 376         unsigned int sequence;
 377 } drm_i915_vblank_swap_t;
 378
 379 #define I915_MMIO_READ  0
 380 #define I915_MMIO_WRITE 1
 381
 382 #define I915_MMIO_MAY_READ      0x1
 383 #define I915_MMIO_MAY_WRITE     0x2
 384
 385 #define MMIO_REGS_IA_PRIMATIVES_COUNT           0
 386 #define MMIO_REGS_IA_VERTICES_COUNT             1
 387 #define MMIO_REGS_VS_INVOCATION_COUNT           2
 388 #define MMIO_REGS_GS_PRIMITIVES_COUNT           3
 389 #define MMIO_REGS_GS_INVOCATION_COUNT           4
 390 #define MMIO_REGS_CL_PRIMITIVES_COUNT           5
 391 #define MMIO_REGS_CL_INVOCATION_COUNT           6
 392 #define MMIO_REGS_PS_INVOCATION_COUNT           7
 393 #define MMIO_REGS_PS_DEPTH_COUNT                8
 394
 395 typedef struct drm_i915_mmio_entry {
 396         unsigned int flag;
 397         unsigned int offset;
 398         unsigned int size;
 399 } drm_i915_mmio_entry_t;
 400
 401 typedef struct drm_i915_mmio {
 402         unsigned int read_write:1;
 403         unsigned int reg:31;
 404         void __user *data;
 405 } drm_i915_mmio_t;
 406
 407 typedef struct drm_i915_hws_addr {
 408         uint64_t addr;
 409 } drm_i915_hws_addr_t;
 410
 411 /*
 412  * Relocation header is 4 uint32_ts
 413  * 0 - 32 bit reloc count
 414  * 1 - 32-bit relocation type
 415  * 2-3 - 64-bit user buffer handle ptr for another list of relocs.
 416  */
 417 #define I915_RELOC_HEADER 4
 418
 419 /*
 420  * type 0 relocation has 4-uint32_t stride
 421  * 0 - offset into buffer
 422  * 1 - delta to add in
 423  * 2 - buffer handle
 424  * 3 - reserved (for optimisations later).
 425  */
 426 /*
 427  * type 1 relocation has 4-uint32_t stride.
 428  * Hangs off the first item in the op list.
 429  * Performed after all valiations are done.
 430  * Try to group relocs into the same relocatee together for
 431  * performance reasons.
 432  * 0 - offset into buffer
 433  * 1 - delta to add in
 434  * 2 - buffer index in op list.
 435  * 3 - relocatee index in op list.
 436  */
 437 #define I915_RELOC_TYPE_0 0
 438 #define I915_RELOC0_STRIDE 4
 439 #define I915_RELOC_TYPE_1 1
 440 #define I915_RELOC1_STRIDE 4
 441
 442
 443 struct drm_i915_op_arg {
 444         uint64_t next;
 445         uint64_t reloc_ptr;
 446         int handled;
 447         unsigned int pad64;
 448         union {
 449                 struct drm_bo_op_req req;
 450                 struct drm_bo_arg_rep rep;
 451         } d;
 452
 453 };
 454
 455 struct drm_i915_execbuffer {
 456         uint64_t ops_list;
 457         uint32_t num_buffers;
 458         struct drm_i915_batchbuffer batch;
 459         drm_context_t context; /* for lockless use in the future */
 460         struct drm_fence_arg fence_arg;
 461 };
 462
 463 struct drm_i915_gem_init {
 464         /**
 465          * Beginning offset in the GTT to be managed by the DRM memory
 466          * manager.
 467          */
 468         uint64_t gtt_start;
 469         /**
 470          * Ending offset in the GTT to be managed by the DRM memory
 471          * manager.
 472          */
 473         uint64_t gtt_end;
 474 };
 475
 476 struct drm_i915_gem_create {
 477         /**
 478          * Requested size for the object.
 479          *
 480          * The (page-aligned) allocated size for the object will be returned.
 481          */
 482         uint64_t size;
 483         /**
 484          * Returned handle for the object.
 485          *
 486          * Object handles are nonzero.
 487          */
 488         uint32_t handle;
 489         uint32_t pad;
 490 };
 491
 492 struct drm_i915_gem_pread {
 493         /** Handle for the object being read. */
 494         uint32_t handle;
 495         uint32_t pad;
 496         /** Offset into the object to read from */
 497         uint64_t offset;
 498         /** Length of data to read */
 499         uint64_t size;
 500         /** Pointer to write the data into. */
 501         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 502 };
 503
 504 struct drm_i915_gem_pwrite {
 505         /** Handle for the object being written to. */
 506         uint32_t handle;
 507         uint32_t pad;
 508         /** Offset into the object to write to */
 509         uint64_t offset;
 510         /** Length of data to write */
 511         uint64_t size;
 512         /** Pointer to read the data from. */
 513         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 514 };
 515
 516 struct drm_i915_gem_mmap {
 517         /** Handle for the object being mapped. */
 518         uint32_t handle;
 519         uint32_t pad;
 520         /** Offset in the object to map. */
 521         uint64_t offset;
 522         /**
 523          * Length of data to map.
 524          *
 525          * The value will be page-aligned.
 526          */
 527         uint64_t size;
 528         /** Returned pointer the data was mapped at */
 529         uint64_t addr_ptr;      /* void *, but pointers are not 32/64 compatible */
 530 };
 531
 532 struct drm_i915_gem_mmap_gtt {
 533         /** Handle for the object being mapped. */
 534         uint32_t handle;
 535         uint32_t pad;
 536         /**
 537          * Fake offset to use for subsequent mmap call
 538          *
 539          * This is a fixed-size type for 32/64 compatibility.
 540          */
 541         uint64_t offset;
 542 };
 543
 544 struct drm_i915_gem_set_domain {
 545         /** Handle for the object */
 546         uint32_t handle;
 547
 548         /** New read domains */
 549         uint32_t read_domains;
 550
 551         /** New write domain */
 552         uint32_t write_domain;
 553 };
 554
 555 struct drm_i915_gem_sw_finish {
 556         /** Handle for the object */
 557         uint32_t handle;
 558 };
 559
 560 struct drm_i915_gem_relocation_entry {
 561         /**
 562          * Handle of the buffer being pointed to by this relocation entry.
 563          *
 564          * It's appealing to make this be an index into the mm_validate_entry
 565          * list to refer to the buffer, but this allows the driver to create
 566          * a relocation list for state buffers and not re-write it per
 567          * exec using the buffer.
 568          */
 569         uint32_t target_handle;
 570
 571         /**
 572          * Value to be added to the offset of the target buffer to make up
 573          * the relocation entry.
 574          */
 575         uint32_t delta;
 576
 577         /** Offset in the buffer the relocation entry will be written into */
 578         uint64_t offset;
 579
 580         /**
 581          * Offset value of the target buffer that the relocation entry was last
 582          * written as.
 583          *
 584          * If the buffer has the same offset as last time, we can skip syncing
 585          * and writing the relocation.  This value is written back out by
 586          * the execbuffer ioctl when the relocation is written.
 587          */
 588         uint64_t presumed_offset;
 589
 590         /**
 591          * Target memory domains read by this operation.
 592          */
 593         uint32_t read_domains;
 594
 595         /**
 596          * Target memory domains written by this operation.
 597          *
 598          * Note that only one domain may be written by the whole
 599          * execbuffer operation, so that where there are conflicts,
 600          * the application will get -EINVAL back.
 601          */
 602         uint32_t write_domain;
 603 };
 604
 605 /** @{
 606  * Intel memory domains
 607  *
 608  * Most of these just align with the various caches in
 609  * the system and are used to flush and invalidate as
 610  * objects end up cached in different domains.
 611  */
 612 /** CPU cache */
 613 #define I915_GEM_DOMAIN_CPU             0x00000001
 614 /** Render cache, used by 2D and 3D drawing */
 615 #define I915_GEM_DOMAIN_RENDER          0x00000002
 616 /** Sampler cache, used by texture engine */
 617 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 618 /** Command queue, used to load batch buffers */
 619 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 620 /** Instruction cache, used by shader programs */
 621 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 622 /** Vertex address cache */
 623 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 624 /** GTT domain - aperture and scanout */
 625 #define I915_GEM_DOMAIN_GTT             0x00000040
 626 /** @} */
 627
 628 struct drm_i915_gem_exec_object {
 629         /**
 630          * User's handle for a buffer to be bound into the GTT for this
 631          * operation.
 632          */
 633         uint32_t handle;
 634
 635         /** Number of relocations to be performed on this buffer */
 636         uint32_t relocation_count;
 637         /**
 638          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 639          * the relocations to be performed in this buffer.
 640          */
 641         uint64_t relocs_ptr;
 642
 643         /** Required alignment in graphics aperture */
 644         uint64_t alignment;
 645
 646         /**
 647          * Returned value of the updated offset of the object, for future
 648          * presumed_offset writes.
 649          */
 650         uint64_t offset;
 651 };
 652
 653 struct drm_i915_gem_execbuffer {
 654         /**
 655          * List of buffers to be validated with their relocations to be
 656          * performend on them.
 657          *
 658          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
 659          *
 660          * These buffers must be listed in an order such that all relocations
 661          * a buffer is performing refer to buffers that have already appeared
 662          * in the validate list.
 663          */
 664         uint64_t buffers_ptr;
 665         uint32_t buffer_count;
 666
 667         /** Offset in the batchbuffer to start execution from. */
 668         uint32_t batch_start_offset;
 669         /** Bytes used in batchbuffer from batch_start_offset */
 670         uint32_t batch_len;
 671         uint32_t DR1;
 672         uint32_t DR4;
 673         uint32_t num_cliprects;
 674         uint64_t cliprects_ptr; /* struct drm_clip_rect *cliprects */
 675 };
 676
 677 struct drm_i915_gem_exec_object2 {
 678         /**
 679          * User's handle for a buffer to be bound into the GTT for this
 680          * operation.
 681          */
 682         uint32_t handle;
 683
 684         /** Number of relocations to be performed on this buffer */
 685         uint32_t relocation_count;
 686         /**
 687          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 688          * the relocations to be performed in this buffer.
 689          */
 690         uint64_t relocs_ptr;
 691
 692         /** Required alignment in graphics aperture */
 693         uint64_t alignment;
 694
 695         /**
 696          * Returned value of the updated offset of the object, for future
 697          * presumed_offset writes.
 698          */
 699         uint64_t offset;
 700
 701 #define EXEC_OBJECT_NEEDS_FENCE (1<<0)
 702         uint64_t flags;
 703         uint64_t rsvd1;
 704         uint64_t rsvd2;
 705 };
 706
 707 struct drm_i915_gem_execbuffer2 {
 708         /**
 709          * List of gem_exec_object2 structs
 710          */
 711         uint64_t buffers_ptr;
 712         uint32_t buffer_count;
 713
 714         /** Offset in the batchbuffer to start execution from. */
 715         uint32_t batch_start_offset;
 716         /** Bytes used in batchbuffer from batch_start_offset */
 717         uint32_t batch_len;
 718         uint32_t DR1;
 719         uint32_t DR4;
 720         uint32_t num_cliprects;
 721         /** This is a struct drm_clip_rect *cliprects */
 722         uint64_t cliprects_ptr;
 723 #define I915_EXEC_RING_MASK              (7<<0)
 724 #define I915_EXEC_DEFAULT                (0<<0)
 725 #define I915_EXEC_RENDER                 (1<<0)
 726 #define I915_EXEC_BSD                    (2<<0)
 727 #define I915_EXEC_BLT                    (3<<0)
 728
 729 /* Used for switching the constants addressing mode on gen4+ RENDER ring.
 730  * Gen6+ only supports relative addressing to dynamic state (default) and
 731  * absolute addressing.
 732  *
 733  * These flags are ignored for the BSD and BLT rings.
 734  */
 735 #define I915_EXEC_CONSTANTS_MASK        (3<<6)
 736 #define I915_EXEC_CONSTANTS_REL_GENERAL (0<<6) /* default */
 737 #define I915_EXEC_CONSTANTS_ABSOLUTE    (1<<6)
 738 #define I915_EXEC_CONSTANTS_REL_SURFACE (2<<6) /* gen4/5 only */
 739         uint64_t flags;
 740         uint64_t rsvd1;
 741         uint64_t rsvd2;
 742 };
 743
 744 /** Resets the SO write offset registers for transform feedback on gen7. */
 745 #define I915_EXEC_GEN7_SOL_RESET        (1<<8)
 746
 747 struct drm_i915_gem_pin {
 748         /** Handle of the buffer to be pinned. */
 749         uint32_t handle;
 750         uint32_t pad;
 751
 752         /** alignment required within the aperture */
 753         uint64_t alignment;
 754
 755         /** Returned GTT offset of the buffer. */
 756         uint64_t offset;
 757 };
 758
 759 struct drm_i915_gem_unpin {
 760         /** Handle of the buffer to be unpinned. */
 761         uint32_t handle;
 762         uint32_t pad;
 763 };
 764
 765 struct drm_i915_gem_busy {
 766         /** Handle of the buffer to check for busy */
 767         uint32_t handle;
 768
 769         /** Return busy status (1 if busy, 0 if idle) */
 770         uint32_t busy;
 771 };
 772
 773 #define I915_TILING_NONE        0
 774 #define I915_TILING_X           1
 775 #define I915_TILING_Y           2
 776
 777 #define I915_BIT_6_SWIZZLE_NONE         0
 778 #define I915_BIT_6_SWIZZLE_9            1
 779 #define I915_BIT_6_SWIZZLE_9_10         2
 780 #define I915_BIT_6_SWIZZLE_9_11         3
 781 #define I915_BIT_6_SWIZZLE_9_10_11      4
 782 /* Not seen by userland */
 783 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
 784 /* Seen by userland. */
 785 #define I915_BIT_6_SWIZZLE_9_17         6
 786 #define I915_BIT_6_SWIZZLE_9_10_17      7
 787
 788 struct drm_i915_gem_set_tiling {
 789         /** Handle of the buffer to have its tiling state updated */
 790         uint32_t handle;
 791
 792         /**
 793          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 794          * I915_TILING_Y).
 795          *
 796          * This value is to be set on request, and will be updated by the
 797          * kernel on successful return with the actual chosen tiling layout.
 798          *
 799          * The tiling mode may be demoted to I915_TILING_NONE when the system
 800          * has bit 6 swizzling that can't be managed correctly by GEM.
 801          *
 802          * Buffer contents become undefined when changing tiling_mode.
 803          */
 804         uint32_t tiling_mode;
 805
 806         /**
 807          * Stride in bytes for the object when in I915_TILING_X or
 808          * I915_TILING_Y.
 809          */
 810         uint32_t stride;
 811
 812         /**
 813          * Returned address bit 6 swizzling required for CPU access through
 814          * mmap mapping.
 815          */
 816         uint32_t swizzle_mode;
 817 };
 818
 819 struct drm_i915_gem_get_tiling {
 820         /** Handle of the buffer to get tiling state for. */
 821         uint32_t handle;
 822
 823         /**
 824          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 825          * I915_TILING_Y).
 826          */
 827         uint32_t tiling_mode;
 828
 829         /**
 830          * Returned address bit 6 swizzling required for CPU access through
 831          * mmap mapping.
 832          */
 833         uint32_t swizzle_mode;
 834 };
 835
 836 struct drm_i915_gem_get_aperture {
 837         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
 838         uint64_t aper_size;
 839
 840         /**
 841          * Available space in the aperture used by i915_gem_execbuffer, in
 842          * bytes
 843          */
 844         uint64_t aper_available_size;
 845 };
 846
 847 struct drm_i915_get_pipe_from_crtc_id {
 848         /** ID of CRTC being requested **/
 849         uint32_t crtc_id;
 850
 851         /** pipe of requested CRTC **/
 852         uint32_t pipe;
 853 };
 854
 855 #define I915_MADV_WILLNEED 0
 856 #define I915_MADV_DONTNEED 1
 857 #define I915_MADV_PURGED_INTERNAL 2 /* internal state */
 858
 859 struct drm_i915_gem_madvise {
 860         /** Handle of the buffer to change the backing store advice */
 861         uint32_t handle;
 862
 863         /* Advice: either the buffer will be needed again in the near future,
 864          *         or wont be and could be discarded under memory pressure.
 865          */
 866         uint32_t madv;
 867
 868         /** Whether the backing store still exists. */
 869         uint32_t retained;
 870 };
 871
 872 #define I915_OVERLAY_TYPE_MASK          0xff
 873 #define I915_OVERLAY_YUV_PLANAR         0x01
 874 #define I915_OVERLAY_YUV_PACKED         0x02
 875 #define I915_OVERLAY_RGB                0x03
 876
 877 #define I915_OVERLAY_DEPTH_MASK         0xff00
 878 #define I915_OVERLAY_RGB24              0x1000
 879 #define I915_OVERLAY_RGB16              0x2000
 880 #define I915_OVERLAY_RGB15              0x3000
 881 #define I915_OVERLAY_YUV422             0x0100
 882 #define I915_OVERLAY_YUV411             0x0200
 883 #define I915_OVERLAY_YUV420             0x0300
 884 #define I915_OVERLAY_YUV410             0x0400
 885
 886 #define I915_OVERLAY_SWAP_MASK          0xff0000
 887 #define I915_OVERLAY_NO_SWAP            0x000000
 888 #define I915_OVERLAY_UV_SWAP            0x010000
 889 #define I915_OVERLAY_Y_SWAP             0x020000
 890 #define I915_OVERLAY_Y_AND_UV_SWAP      0x030000
 891
 892 #define I915_OVERLAY_FLAGS_MASK         0xff000000
 893 #define I915_OVERLAY_ENABLE             0x01000000
 894
 895 struct drm_intel_overlay_put_image {
 896         /* various flags and src format description */
 897         uint32_t flags;
 898         /* source picture description */
 899         uint32_t bo_handle;
 900         /* stride values and offsets are in bytes, buffer relative */
 901         uint16_t stride_Y; /* stride for packed formats */
 902         uint16_t stride_UV;
 903         uint32_t offset_Y; /* offset for packet formats */
 904         uint32_t offset_U;
 905         uint32_t offset_V;
 906         /* in pixels */
 907         uint16_t src_width;
 908         uint16_t src_height;
 909         /* to compensate the scaling factors for partially covered surfaces */
 910         uint16_t src_scan_width;
 911         uint16_t src_scan_height;
 912         /* output crtc description */
 913         uint32_t crtc_id;
 914         uint16_t dst_x;
 915         uint16_t dst_y;
 916         uint16_t dst_width;
 917         uint16_t dst_height;
 918 };
 919
 920 /* flags */
 921 #define I915_OVERLAY_UPDATE_ATTRS       (1<<0)
 922 #define I915_OVERLAY_UPDATE_GAMMA       (1<<1)
 923 struct drm_intel_overlay_attrs {
 924         uint32_t flags;
 925         uint32_t color_key;
 926         int32_t brightness;
 927         uint32_t contrast;
 928         uint32_t saturation;
 929         uint32_t gamma0;
 930         uint32_t gamma1;
 931         uint32_t gamma2;
 932         uint32_t gamma3;
 933         uint32_t gamma4;
 934         uint32_t gamma5;
 935 };
 936
 937 /*
 938  * Intel sprite handling
 939  *
 940  * Color keying works with a min/mask/max tuple.  Both source and destination
 941  * color keying is allowed.
 942  *
 943  * Source keying:
 944  * Sprite pixels within the min & max values, masked against the color channels
 945  * specified in the mask field, will be transparent.  All other pixels will
 946  * be displayed on top of the primary plane.  For RGB surfaces, only the min
 947  * and mask fields will be used; ranged compares are not allowed.
 948  *
 949  * Destination keying:
 950  * Primary plane pixels that match the min value, masked against the color
 951  * channels specified in the mask field, will be replaced by corresponding
 952  * pixels from the sprite plane.
 953  *
 954  * Note that source & destination keying are exclusive; only one can be
 955  * active on a given plane.
 956  */
 957
 958 #define I915_SET_COLORKEY_NONE          (1<<0) /* disable color key matching */
 959 #define I915_SET_COLORKEY_DESTINATION   (1<<1)
 960 #define I915_SET_COLORKEY_SOURCE        (1<<2)
 961 struct drm_intel_sprite_colorkey {
 962         uint32_t plane_id;
 963         uint32_t min_value;
 964         uint32_t channel_mask;
 965         uint32_t max_value;
 966         uint32_t flags;
 967 };
 968
 969 #endif                          /* _I915_DRM_H_ */