Add PCIR_BAR and PCIR_BARS for FreeBSD 5 compatibility
[dragonfly.git] / sys / bus / pci / pcireg.h
1 /*
2  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice unmodified, this list of conditions, and the following
10  *    disclaimer.
11  * 2. Redistributions in binary form must reproduce the above copyright
12  *    notice, this list of conditions and the following disclaimer in the
13  *    documentation and/or other materials provided with the distribution.
14  *
15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
25  *
26  * $FreeBSD: src/sys/pci/pcireg.h,v 1.24.2.5 2002/08/31 10:06:51 gibbs Exp $
27  * $DragonFly: src/sys/bus/pci/pcireg.h,v 1.4 2004/02/16 18:49:55 joerg Exp $
28  *
29  */
30
31 /*
32  * PCIM_xxx: mask to locate subfield in register
33  * PCIR_xxx: config register offset
34  * PCIC_xxx: device class
35  * PCIS_xxx: device subclass
36  * PCIP_xxx: device programming interface
37  * PCIV_xxx: PCI vendor ID (only required to fixup ancient devices)
38  * PCID_xxx: device ID
39  */
40
41 /* some PCI bus constants */
42
43 #define PCI_BUSMAX      255
44 #define PCI_SLOTMAX     31
45 #define PCI_FUNCMAX     7
46 #define PCI_REGMAX      255
47
48 /* PCI config header registers for all devices */
49
50 #define PCIR_DEVVENDOR  0x00
51 #define PCIR_VENDOR     0x00
52 #define PCIR_DEVICE     0x02
53 #define PCIR_COMMAND    0x04
54 #define PCIM_CMD_PORTEN         0x0001
55 #define PCIM_CMD_MEMEN          0x0002
56 #define PCIM_CMD_BUSMASTEREN    0x0004
57 #define PCIM_CMD_MWRICEN        0x0010
58 #define PCIM_CMD_PERRESPEN      0x0040
59 #define PCIM_CMD_SERRESPEN      0x0100
60 #define PCIR_STATUS     0x06
61 #define PCIM_STATUS_CAPPRESENT  0x0010
62 #define PCIM_STATUS_66CAPABLE   0x0020
63 #define PCIM_STATUS_BACKTOBACK  0x0080
64 #define PCIM_STATUS_PERRREPORT  0x0100
65 #define PCIM_STATUS_SEL_FAST    0x0000
66 #define PCIM_STATUS_SEL_MEDIMUM 0x0200
67 #define PCIM_STATUS_SEL_SLOW    0x0400
68 #define PCIM_STATUS_SEL_MASK    0x0600
69 #define PCIM_STATUS_STABORT     0x0800
70 #define PCIM_STATUS_RTABORT     0x1000
71 #define PCIM_STATUS_RMABORT     0x2000
72 #define PCIM_STATUS_SERR        0x4000
73 #define PCIM_STATUS_PERR        0x8000
74 #define PCIR_REVID      0x08
75 #define PCIR_PROGIF     0x09
76 #define PCIR_SUBCLASS   0x0a
77 #define PCIR_CLASS      0x0b
78 #define PCIR_CACHELNSZ  0x0c
79 #define PCIR_LATTIMER   0x0d
80 #define PCIR_HEADERTYPE 0x0e
81 #define PCIM_MFDEV              0x80
82 #define PCIR_BIST       0x0f
83
84 /* config registers for header type 0 devices */
85
86 #define PCIR_MAPS       0x10
87 #define PCIR_BARS       PCIR_MAPS
88 #define PCIR_BAR(x)     (PCIR_BARS + (x) * 4)
89 #define PCIR_CARDBUSCIS 0x28
90 #define PCIR_SUBVEND_0  0x2c
91 #define PCIR_SUBDEV_0   0x2e
92 #define PCIR_BIOS       0x30
93 #define PCIM_BIOS_ENABLE        0x01
94 #define PCIR_CAP_PTR    0x34
95 #define PCIR_INTLINE    0x3c
96 #define PCIR_INTPIN     0x3d
97 #define PCIR_MINGNT     0x3e
98 #define PCIR_MAXLAT     0x3f
99
100 /* config registers for header type 1 devices */
101
102 #define PCIR_SECSTAT_1  0 /**/
103
104 #define PCIR_PRIBUS_1   0x18
105 #define PCIR_SECBUS_1   0x19
106 #define PCIR_SUBBUS_1   0x1a
107 #define PCIR_SECLAT_1   0x1b
108
109 #define PCIR_IOBASEL_1  0x1c
110 #define PCIR_IOLIMITL_1 0x1d
111 #define PCIR_IOBASEH_1  0 /**/
112 #define PCIR_IOLIMITH_1 0 /**/
113
114 #define PCIR_MEMBASE_1  0x20
115 #define PCIR_MEMLIMIT_1 0x22
116
117 #define PCIR_PMBASEL_1  0x24
118 #define PCIR_PMLIMITL_1 0x26
119 #define PCIR_PMBASEH_1  0 /**/
120 #define PCIR_PMLIMITH_1 0 /**/
121
122 #define PCIR_BRIDGECTL_1 0 /**/
123
124 #define PCIR_SUBVEND_1  0x34
125 #define PCIR_SUBDEV_1   0x36
126
127 /* config registers for header type 2 devices */
128
129 #define PCIR_SECSTAT_2  0x16
130
131 #define PCIR_PRIBUS_2   0x18
132 #define PCIR_SECBUS_2   0x19
133 #define PCIR_SUBBUS_2   0x1a
134 #define PCIR_SECLAT_2   0x1b
135
136 #define PCIR_MEMBASE0_2 0x1c
137 #define PCIR_MEMLIMIT0_2 0x20
138 #define PCIR_MEMBASE1_2 0x24
139 #define PCIR_MEMLIMIT1_2 0x28
140 #define PCIR_IOBASE0_2  0x2c
141 #define PCIR_IOLIMIT0_2 0x30
142 #define PCIR_IOBASE1_2  0x34
143 #define PCIR_IOLIMIT1_2 0x38
144
145 #define PCIR_BRIDGECTL_2 0x3e
146
147 #define PCIR_SUBVEND_2  0x40
148 #define PCIR_SUBDEV_2   0x42
149
150 #define PCIR_PCCARDIF_2 0x44
151
152 /* PCI device class, subclass and programming interface definitions */
153
154 #define PCIC_OLD        0x00
155 #define PCIS_OLD_NONVGA         0x00
156 #define PCIS_OLD_VGA            0x01
157
158 #define PCIC_STORAGE    0x01
159 #define PCIS_STORAGE_SCSI       0x00
160 #define PCIS_STORAGE_IDE        0x01
161 #define PCIP_STORAGE_IDE_MODEPRIM       0x01
162 #define PCIP_STORAGE_IDE_PROGINDPRIM    0x02
163 #define PCIP_STORAGE_IDE_MODESEC        0x04
164 #define PCIP_STORAGE_IDE_PROGINDSEC     0x08
165 #define PCIP_STORAGE_IDE_MASTERDEV      0x80
166 #define PCIS_STORAGE_FLOPPY     0x02
167 #define PCIS_STORAGE_IPI        0x03
168 #define PCIS_STORAGE_RAID       0x04
169 #define PCIS_STORAGE_OTHER      0x80
170
171 #define PCIC_NETWORK    0x02
172 #define PCIS_NETWORK_ETHERNET   0x00
173 #define PCIS_NETWORK_TOKENRING  0x01
174 #define PCIS_NETWORK_FDDI       0x02
175 #define PCIS_NETWORK_ATM        0x03
176 #define PCIS_NETWORK_OTHER      0x80
177
178 #define PCIC_DISPLAY    0x03
179 #define PCIS_DISPLAY_VGA        0x00
180 #define PCIS_DISPLAY_XGA        0x01
181 #define PCIS_DISPLAY_OTHER      0x80
182
183 #define PCIC_MULTIMEDIA 0x04
184 #define PCIS_MULTIMEDIA_VIDEO   0x00
185 #define PCIS_MULTIMEDIA_AUDIO   0x01
186 #define PCIS_MULTIMEDIA_OTHER   0x80
187
188 #define PCIC_MEMORY     0x05
189 #define PCIS_MEMORY_RAM         0x00
190 #define PCIS_MEMORY_FLASH       0x01
191 #define PCIS_MEMORY_OTHER       0x80
192
193 #define PCIC_BRIDGE     0x06
194 #define PCIS_BRIDGE_HOST        0x00
195 #define PCIS_BRIDGE_ISA         0x01
196 #define PCIS_BRIDGE_EISA        0x02
197 #define PCIS_BRIDGE_MCA         0x03
198 #define PCIS_BRIDGE_PCI         0x04
199 #define PCIS_BRIDGE_PCMCIA      0x05
200 #define PCIS_BRIDGE_NUBUS       0x06
201 #define PCIS_BRIDGE_CARDBUS     0x07
202 #define PCIS_BRIDGE_OTHER       0x80
203
204 #define PCIC_SIMPLECOMM 0x07
205 #define PCIS_SIMPLECOMM_UART    0x00
206 #define PCIP_SIMPLECOMM_UART_16550A     0x02
207 #define PCIS_SIMPLECOMM_PAR     0x01
208 #define PCIS_SIMPLECOMM_OTHER   0x80
209
210 #define PCIC_BASEPERIPH 0x08
211 #define PCIS_BASEPERIPH_PIC     0x00
212 #define PCIS_BASEPERIPH_DMA     0x01
213 #define PCIS_BASEPERIPH_TIMER   0x02
214 #define PCIS_BASEPERIPH_RTC     0x03
215 #define PCIS_BASEPERIPH_OTHER   0x80
216
217 #define PCIC_INPUTDEV   0x09
218 #define PCIS_INPUTDEV_KEYBOARD  0x00
219 #define PCIS_INPUTDEV_DIGITIZER 0x01
220 #define PCIS_INPUTDEV_MOUSE     0x02
221 #define PCIS_INPUTDEV_OTHER     0x80
222
223 #define PCIC_DOCKING    0x0a
224 #define PCIS_DOCKING_GENERIC    0x00
225 #define PCIS_DOCKING_OTHER      0x80
226
227 #define PCIC_PROCESSOR  0x0b
228 #define PCIS_PROCESSOR_386      0x00
229 #define PCIS_PROCESSOR_486      0x01
230 #define PCIS_PROCESSOR_PENTIUM  0x02
231 #define PCIS_PROCESSOR_ALPHA    0x10
232 #define PCIS_PROCESSOR_POWERPC  0x20
233 #define PCIS_PROCESSOR_COPROC   0x40
234
235 #define PCIC_SERIALBUS  0x0c
236 #define PCIS_SERIALBUS_FW       0x00
237 #define PCIS_SERIALBUS_ACCESS   0x01
238 #define PCIS_SERIALBUS_SSA      0x02
239 #define PCIS_SERIALBUS_USB      0x03
240 #define PCIS_SERIALBUS_FC       0x04
241 #define PCIS_SERIALBUS_SMBUS    0x05
242
243 #define PCIC_OTHER      0xff
244
245 /* PCI power manangement */
246
247 #define PCIR_POWER_CAP          0x2
248 #define PCIM_PCAP_SPEC                  0x0007
249 #define PCIM_PCAP_PMEREQCLK             0x0008
250 #define PCIM_PCAP_PMEREQPWR             0x0010
251 #define PCIM_PCAP_DEVSPECINIT           0x0020
252 #define PCIM_PCAP_DYNCLOCK              0x0040
253 #define PCIM_PCAP_SECCLOCK              0x00c0
254 #define PCIM_PCAP_CLOCKMASK             0x00c0
255 #define PCIM_PCAP_REQFULLCLOCK          0x0100
256 #define PCIM_PCAP_D1SUPP                0x0200
257 #define PCIM_PCAP_D2SUPP                0x0400
258 #define PCIM_PCAP_D0PME                 0x1000
259 #define PCIM_PCAP_D1PME                 0x2000
260 #define PCIM_PCAP_D2PME                 0x4000
261
262 #define PCIR_POWER_STATUS       0x4
263 #define PCIM_PSTAT_D0                   0x0000
264 #define PCIM_PSTAT_D1                   0x0001
265 #define PCIM_PSTAT_D2                   0x0002
266 #define PCIM_PSTAT_D3                   0x0003
267 #define PCIM_PSTAT_DMASK                0x0003
268 #define PCIM_PSTAT_REPENABLE            0x0010
269 #define PCIM_PSTAT_PMEENABLE            0x0100
270 #define PCIM_PSTAT_D0POWER              0x0000
271 #define PCIM_PSTAT_D1POWER              0x0200
272 #define PCIM_PSTAT_D2POWER              0x0400
273 #define PCIM_PSTAT_D3POWER              0x0600
274 #define PCIM_PSTAT_D0HEAT               0x0800
275 #define PCIM_PSTAT_D1HEAT               0x1000
276 #define PCIM_PSTAT_D2HEAT               0x1200
277 #define PCIM_PSTAT_D3HEAT               0x1400
278 #define PCIM_PSTAT_DATAUNKN             0x0000
279 #define PCIM_PSTAT_DATADIV10            0x2000
280 #define PCIM_PSTAT_DATADIV100           0x4000
281 #define PCIM_PSTAT_DATADIV1000          0x6000
282 #define PCIM_PSTAT_DATADIVMASK          0x6000
283 #define PCIM_PSTAT_PME                  0x8000
284
285 #define PCIR_POWER_PMCSR        0x6
286 #define PCIM_PMCSR_DCLOCK               0x10
287 #define PCIM_PMCSR_B2SUPP               0x20
288 #define PCIM_BMCSR_B3SUPP               0x40
289 #define PCIM_BMCSR_BPCE                 0x80
290
291 #define PCIR_POWER_DATA         0x7
292
293 /* PCI-X definitions */
294 #define PCIXR_COMMAND   0x96
295 #define PCIXR_DEVADDR   0x98
296 #define PCIXM_DEVADDR_FNUM      0x0003  /* Function Number */
297 #define PCIXM_DEVADDR_DNUM      0x00F8  /* Device Number */
298 #define PCIXM_DEVADDR_BNUM      0xFF00  /* Bus Number */
299 #define PCIXR_STATUS    0x9A
300 #define PCIXM_STATUS_64BIT      0x0001  /* Active 64bit connection to device. */
301 #define PCIXM_STATUS_133CAP     0x0002  /* Device is 133MHz capable */
302 #define PCIXM_STATUS_SCDISC     0x0004  /* Split Completion Discarded */
303 #define PCIXM_STATUS_UNEXPSC    0x0008  /* Unexpected Split Completion */
304 #define PCIXM_STATUS_CMPLEXDEV  0x0010  /* Device Complexity (set == bridge) */
305 #define PCIXM_STATUS_MAXMRDBC   0x0060  /* Maximum Burst Read Count */
306 #define PCIXM_STATUS_MAXSPLITS  0x0380  /* Maximum Split Transactions */
307 #define PCIXM_STATUS_MAXCRDS    0x1C00  /* Maximum Cumulative Read Size */
308 #define PCIXM_STATUS_RCVDSCEM   0x2000  /* Received a Split Comp w/Error msg */
309
310 /* some PCI vendor definitions (only used to identify ancient devices !!! */
311
312 #define PCIV_INTEL      0x8086
313
314 #define PCID_INTEL_SATURN       0x0483
315 #define PCID_INTEL_ORION        0x84c4
316
317 /* for compatibility to FreeBSD-2.2 and 3.x versions of PCI code */
318
319 #if defined(_KERNEL) && !defined(KLD_MODULE)
320 #include "opt_compat_oldpci.h"
321 #endif
322
323 #ifdef COMPAT_OLDPCI
324
325 #define PCI_ID_REG              0x00
326 #define PCI_COMMAND_STATUS_REG  0x04
327 #define PCI_COMMAND_IO_ENABLE           0x00000001
328 #define PCI_COMMAND_MEM_ENABLE          0x00000002
329 #define PCI_CLASS_REG           0x08
330 #define PCI_CLASS_MASK                  0xff000000
331 #define PCI_SUBCLASS_MASK               0x00ff0000
332 #define PCI_REVISION_MASK               0x000000ff
333 #define PCI_CLASS_PREHISTORIC           0x00000000
334 #define PCI_SUBCLASS_PREHISTORIC_VGA            0x00010000
335 #define PCI_CLASS_MASS_STORAGE          0x01000000
336 #define PCI_CLASS_DISPLAY               0x03000000
337 #define PCI_SUBCLASS_DISPLAY_VGA                0x00000000
338 #define PCI_CLASS_BRIDGE                0x06000000
339 #define PCI_MAP_REG_START       0x10
340 #define PCI_MAP_REG_END         0x28
341 #define PCI_MAP_IO                      0x00000001
342 #define PCI_INTERRUPT_REG       0x3c
343
344 #endif /* COMPAT_OLDPCI */