Rework TX EOF handling. We have to always check for TX underruns,
[dragonfly.git] / sys / dev / netif / rl / if_rl.c
1 /*
2  * Copyright (c) 1997, 1998
3  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. Redistributions in binary form must reproduce the above copyright
11  *    notice, this list of conditions and the following disclaimer in the
12  *    documentation and/or other materials provided with the distribution.
13  * 3. All advertising materials mentioning features or use of this software
14  *    must display the following acknowledgement:
15  *      This product includes software developed by Bill Paul.
16  * 4. Neither the name of the author nor the names of any co-contributors
17  *    may be used to endorse or promote products derived from this software
18  *    without specific prior written permission.
19  *
20  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
21  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
22  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
23  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
24  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
25  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
26  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
27  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
28  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
29  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
30  * THE POSSIBILITY OF SUCH DAMAGE.
31  *
32  * $FreeBSD: src/sys/pci/if_rl.c,v 1.38.2.16 2003/03/05 18:42:33 njl Exp $
33  * $DragonFly: src/sys/dev/netif/rl/if_rl.c,v 1.19 2005/05/20 14:30:33 joerg Exp $
34  */
35
36 /*
37  * RealTek 8129/8139 PCI NIC driver
38  *
39  * Supports several extremely cheap PCI 10/100 adapters based on
40  * the RealTek chipset. Datasheets can be obtained from
41  * www.realtek.com.tw.
42  *
43  * Written by Bill Paul <wpaul@ctr.columbia.edu>
44  * Electrical Engineering Department
45  * Columbia University, New York City
46  */
47
48 /*
49  * The RealTek 8139 PCI NIC redefines the meaning of 'low end.' This is
50  * probably the worst PCI ethernet controller ever made, with the possible
51  * exception of the FEAST chip made by SMC. The 8139 supports bus-master
52  * DMA, but it has a terrible interface that nullifies any performance
53  * gains that bus-master DMA usually offers.
54  *
55  * For transmission, the chip offers a series of four TX descriptor
56  * registers. Each transmit frame must be in a contiguous buffer, aligned
57  * on a longword (32-bit) boundary. This means we almost always have to
58  * do mbuf copies in order to transmit a frame, except in the unlikely
59  * case where a) the packet fits into a single mbuf, and b) the packet
60  * is 32-bit aligned within the mbuf's data area. The presence of only
61  * four descriptor registers means that we can never have more than four
62  * packets queued for transmission at any one time.
63  *
64  * Reception is not much better. The driver has to allocate a single large
65  * buffer area (up to 64K in size) into which the chip will DMA received
66  * frames. Because we don't know where within this region received packets
67  * will begin or end, we have no choice but to copy data from the buffer
68  * area into mbufs in order to pass the packets up to the higher protocol
69  * levels.
70  *
71  * It's impossible given this rotten design to really achieve decent
72  * performance at 100Mbps, unless you happen to have a 400Mhz PII or
73  * some equally overmuscled CPU to drive it.
74  *
75  * On the bright side, the 8139 does have a built-in PHY, although
76  * rather than using an MDIO serial interface like most other NICs, the
77  * PHY registers are directly accessible through the 8139's register
78  * space. The 8139 supports autonegotiation, as well as a 64-bit multicast
79  * filter.
80  *
81  * The 8129 chip is an older version of the 8139 that uses an external PHY
82  * chip. The 8129 has a serial MDIO interface for accessing the MII where
83  * the 8139 lets you directly access the on-board PHY registers. We need
84  * to select which interface to use depending on the chip type.
85  */
86
87 #include <sys/param.h>
88 #include <sys/endian.h>
89 #include <sys/systm.h>
90 #include <sys/sockio.h>
91 #include <sys/mbuf.h>
92 #include <sys/malloc.h>
93 #include <sys/kernel.h>
94 #include <sys/module.h>
95 #include <sys/socket.h>
96
97 #include <net/if.h>
98 #include <net/ifq_var.h>
99 #include <net/if_arp.h>
100 #include <net/ethernet.h>
101 #include <net/if_dl.h>
102 #include <net/if_media.h>
103
104 #include <net/bpf.h>
105
106 #include <machine/bus_pio.h>
107 #include <machine/bus_memio.h>
108 #include <machine/bus.h>
109 #include <machine/resource.h>
110 #include <sys/bus.h>
111 #include <sys/rman.h>
112
113 #include <dev/netif/mii_layer/mii.h>
114 #include <dev/netif/mii_layer/miivar.h>
115
116 #include <bus/pci/pcireg.h>
117 #include <bus/pci/pcivar.h>
118
119 /* "controller miibus0" required.  See GENERIC if you get errors here. */
120 #include "miibus_if.h"
121
122 /*
123  * Default to using PIO access for this driver. On SMP systems,
124  * there appear to be problems with memory mapped mode: it looks like
125  * doing too many memory mapped access back to back in rapid succession
126  * can hang the bus. I'm inclined to blame this on crummy design/construction
127  * on the part of RealTek. Memory mapped mode does appear to work on
128  * uniprocessor systems though.
129  */
130 #define RL_USEIOSPACE
131
132 #include <dev/netif/rl/if_rlreg.h>
133
134 /*
135  * Various supported device vendors/types and their names.
136  */
137 static struct rl_type {
138         uint16_t         rl_vid;
139         uint16_t         rl_did;
140         const char      *rl_name;
141 } rl_devs[] = {
142         { RT_VENDORID, RT_DEVICEID_8129,
143                 "RealTek 8129 10/100BaseTX" },
144         { RT_VENDORID, RT_DEVICEID_8139,
145                 "RealTek 8139 10/100BaseTX" },
146         { RT_VENDORID, RT_DEVICEID_8138,
147                 "RealTek 8139 10/100BaseTX CardBus" },
148         { ACCTON_VENDORID, ACCTON_DEVICEID_5030,
149                 "Accton MPX 5030/5038 10/100BaseTX" },
150         { DELTA_VENDORID, DELTA_DEVICEID_8139,
151                 "Delta Electronics 8139 10/100BaseTX" },
152         { ADDTRON_VENDORID, ADDTRON_DEVICEID_8139,
153                 "Addtron Technolgy 8139 10/100BaseTX" },
154         { DLINK_VENDORID, DLINK_DEVICEID_530TXPLUS,
155                 "D-Link DFE-530TX+ 10/100BaseTX" },
156         { DLINK_VENDORID, DLINK_DEVICEID_690TXD,
157                 "D-Link DFE-690TX 10/100BaseTX" },
158         { NORTEL_VENDORID, ACCTON_DEVICEID_5030,
159                 "Nortel Networks 10/100BaseTX" },
160         { PEPPERCON_VENDORID, PEPPERCON_DEVICEID_ROLF,
161                 "Peppercon AG ROL/F" },
162         { COREGA_VENDORID, COREGA_DEVICEID_FETHERCBTXD,
163                 "Corega FEther CB-TXD" },
164         { COREGA_VENDORID, COREGA_DEVICEID_FETHERIICBTXD,
165                 "Corega FEtherII CB-TXD" },
166         { PLANEX_VENDORID, PLANEX_DEVICEID_FNW3800TX,
167                 "Planex FNW-3800-TX" },
168         { 0, 0, NULL }
169 };
170
171 static int      rl_probe(device_t);
172 static int      rl_attach(device_t);
173 static int      rl_detach(device_t);
174
175 static int      rl_encap(struct rl_softc *, struct mbuf * );
176
177 static void     rl_rxeof(struct rl_softc *);
178 static void     rl_txeof(struct rl_softc *);
179 static void     rl_intr(void *);
180 static void     rl_tick(void *);
181 static void     rl_start(struct ifnet *);
182 static int      rl_ioctl(struct ifnet *, u_long, caddr_t, struct ucred *);
183 static void     rl_init(void *);
184 static void     rl_stop (struct rl_softc *);
185 static void     rl_watchdog(struct ifnet *);
186 static int      rl_suspend(device_t);
187 static int      rl_resume(device_t);
188 static void     rl_shutdown(device_t);
189 static int      rl_ifmedia_upd(struct ifnet *);
190 static void     rl_ifmedia_sts(struct ifnet *, struct ifmediareq *);
191
192 static void     rl_eeprom_putbyte(struct rl_softc *, int);
193 static void     rl_eeprom_getword(struct rl_softc *, int, uint16_t *);
194 static void     rl_read_eeprom(struct rl_softc *, caddr_t, int, int, int);
195 static void     rl_mii_sync(struct rl_softc *);
196 static void     rl_mii_send(struct rl_softc *, uint32_t, int);
197 static int      rl_mii_readreg(struct rl_softc *, struct rl_mii_frame *);
198 static int      rl_mii_writereg(struct rl_softc *, struct rl_mii_frame *);
199
200 static int      rl_miibus_readreg(device_t, int, int);
201 static int      rl_miibus_writereg(device_t, int, int, int);
202 static void     rl_miibus_statchg(device_t);
203
204 static void     rl_setmulti(struct rl_softc *);
205 static void     rl_reset(struct rl_softc *);
206 static void     rl_list_tx_init(struct rl_softc *);
207
208 static void     rl_dma_map_rxbuf(void *, bus_dma_segment_t *, int, int);
209 static void     rl_dma_map_txbuf(void *, bus_dma_segment_t *, int, int);
210
211 #ifdef RL_USEIOSPACE
212 #define RL_RES                  SYS_RES_IOPORT
213 #define RL_RID                  RL_PCI_LOIO
214 #else
215 #define RL_RES                  SYS_RES_MEMORY
216 #define RL_RID                  RL_PCI_LOMEM
217 #endif
218
219 static device_method_t rl_methods[] = {
220         /* Device interface */
221         DEVMETHOD(device_probe,         rl_probe),
222         DEVMETHOD(device_attach,        rl_attach),
223         DEVMETHOD(device_detach,        rl_detach),
224         DEVMETHOD(device_suspend,       rl_suspend),
225         DEVMETHOD(device_resume,        rl_resume),
226         DEVMETHOD(device_shutdown,      rl_shutdown),
227
228         /* bus interface */
229         DEVMETHOD(bus_print_child,      bus_generic_print_child),
230         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
231
232         /* MII interface */
233         DEVMETHOD(miibus_readreg,       rl_miibus_readreg),
234         DEVMETHOD(miibus_writereg,      rl_miibus_writereg),
235         DEVMETHOD(miibus_statchg,       rl_miibus_statchg),
236
237         { 0, 0 }
238 };
239
240 static DEFINE_CLASS_0(rl, rl_driver, rl_methods, sizeof(struct rl_softc));
241 static devclass_t rl_devclass;
242
243 DECLARE_DUMMY_MODULE(if_rl);
244 DRIVER_MODULE(if_rl, pci, rl_driver, rl_devclass, 0, 0);
245 DRIVER_MODULE(if_rl, cardbus, rl_driver, rl_devclass, 0, 0);
246 DRIVER_MODULE(miibus, rl, miibus_driver, miibus_devclass, 0, 0);
247 MODULE_DEPEND(if_rl, miibus, 1, 1, 1);
248
249 #define EE_SET(x)                                       \
250         CSR_WRITE_1(sc, RL_EECMD, CSR_READ_1(sc, RL_EECMD) | (x))
251
252 #define EE_CLR(x)                                       \
253         CSR_WRITE_1(sc, RL_EECMD, CSR_READ_1(sc, RL_EECMD) & ~(x))
254
255 static void
256 rl_dma_map_rxbuf(void *arg, bus_dma_segment_t *segs, int nseg, int error)
257 {
258         struct rl_softc *sc = arg;
259
260         CSR_WRITE_4(sc, RL_RXADDR, segs->ds_addr & 0xFFFFFFFF);
261 }
262
263 static void
264 rl_dma_map_txbuf(void *arg, bus_dma_segment_t *segs, int nseg, int error)
265 {
266         struct rl_softc *sc = arg;
267
268         CSR_WRITE_4(sc, RL_CUR_TXADDR(sc), segs->ds_addr & 0xFFFFFFFF);
269 }
270
271 /*
272  * Send a read command and address to the EEPROM, check for ACK.
273  */
274 static void
275 rl_eeprom_putbyte(struct rl_softc *sc, int addr)
276 {
277         int d, i;
278
279         d = addr | sc->rl_eecmd_read;
280
281         /*
282          * Feed in each bit and strobe the clock.
283          */
284         for (i = 0x400; i; i >>= 1) {
285                 if (d & i)
286                         EE_SET(RL_EE_DATAIN);
287                 else
288                         EE_CLR(RL_EE_DATAIN);
289                 DELAY(100);
290                 EE_SET(RL_EE_CLK);
291                 DELAY(150);
292                 EE_CLR(RL_EE_CLK);
293                 DELAY(100);
294         }
295 }
296
297 /*
298  * Read a word of data stored in the EEPROM at address 'addr.'
299  */
300 static void
301 rl_eeprom_getword(struct rl_softc *sc, int addr, uint16_t *dest)
302 {
303         int i;
304         uint16_t word = 0;
305
306         /* Enter EEPROM access mode. */
307         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_PROGRAM|RL_EE_SEL);
308
309         /*
310          * Send address of word we want to read.
311          */
312         rl_eeprom_putbyte(sc, addr);
313
314         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_PROGRAM|RL_EE_SEL);
315
316         /*
317          * Start reading bits from EEPROM.
318          */
319         for (i = 0x8000; i; i >>= 1) {
320                 EE_SET(RL_EE_CLK);
321                 DELAY(100);
322                 if (CSR_READ_1(sc, RL_EECMD) & RL_EE_DATAOUT)
323                         word |= i;
324                 EE_CLR(RL_EE_CLK);
325                 DELAY(100);
326         }
327
328         /* Turn off EEPROM access mode. */
329         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_OFF);
330
331         *dest = word;
332 }
333
334 /*
335  * Read a sequence of words from the EEPROM.
336  */
337 static void
338 rl_read_eeprom(struct rl_softc *sc, caddr_t dest, int off, int cnt, int swap)
339 {
340         int i;
341         u_int16_t word = 0, *ptr;
342
343         for (i = 0; i < cnt; i++) {
344                 rl_eeprom_getword(sc, off + i, &word);
345                 ptr = (u_int16_t *)(dest + (i * 2));
346                 if (swap)
347                         *ptr = ntohs(word);
348                 else
349                         *ptr = word;
350         }
351 }
352
353
354 /*
355  * MII access routines are provided for the 8129, which
356  * doesn't have a built-in PHY. For the 8139, we fake things
357  * up by diverting rl_phy_readreg()/rl_phy_writereg() to the
358  * direct access PHY registers.
359  */
360 #define MII_SET(x)                                                      \
361         CSR_WRITE_1(sc, RL_MII, CSR_READ_1(sc, RL_MII) | x)
362
363 #define MII_CLR(x)                                                      \
364         CSR_WRITE_1(sc, RL_MII, CSR_READ_1(sc, RL_MII) & ~x)
365
366 /*
367  * Sync the PHYs by setting data bit and strobing the clock 32 times.
368  */
369 static void
370 rl_mii_sync(struct rl_softc *sc)
371 {
372         int i;
373
374         MII_SET(RL_MII_DIR|RL_MII_DATAOUT);
375
376         for (i = 0; i < 32; i++) {
377                 MII_SET(RL_MII_CLK);
378                 DELAY(1);
379                 MII_CLR(RL_MII_CLK);
380                 DELAY(1);
381         }
382 }
383
384 /*
385  * Clock a series of bits through the MII.
386  */
387 static void
388 rl_mii_send(struct rl_softc *sc, uint32_t bits, int cnt)
389 {
390         int i;
391
392         MII_CLR(RL_MII_CLK);
393
394         for (i = (0x1 << (cnt - 1)); i; i >>= 1) {
395                 if (bits & i)
396                         MII_SET(RL_MII_DATAOUT);
397                 else
398                         MII_CLR(RL_MII_DATAOUT);
399                 DELAY(1);
400                 MII_CLR(RL_MII_CLK);
401                 DELAY(1);
402                 MII_SET(RL_MII_CLK);
403         }
404 }
405
406 /*
407  * Read an PHY register through the MII.
408  */
409 static int
410 rl_mii_readreg(struct rl_softc *sc, struct rl_mii_frame *frame) 
411 {
412         int i, ack, s;
413
414         s = splimp();
415
416         /*
417          * Set up frame for RX.
418          */
419         frame->mii_stdelim = RL_MII_STARTDELIM;
420         frame->mii_opcode = RL_MII_READOP;
421         frame->mii_turnaround = 0;
422         frame->mii_data = 0;
423         
424         CSR_WRITE_2(sc, RL_MII, 0);
425
426         /*
427          * Turn on data xmit.
428          */
429         MII_SET(RL_MII_DIR);
430
431         rl_mii_sync(sc);
432
433         /*
434          * Send command/address info.
435          */
436         rl_mii_send(sc, frame->mii_stdelim, 2);
437         rl_mii_send(sc, frame->mii_opcode, 2);
438         rl_mii_send(sc, frame->mii_phyaddr, 5);
439         rl_mii_send(sc, frame->mii_regaddr, 5);
440
441         /* Idle bit */
442         MII_CLR((RL_MII_CLK|RL_MII_DATAOUT));
443         DELAY(1);
444         MII_SET(RL_MII_CLK);
445         DELAY(1);
446
447         /* Turn off xmit. */
448         MII_CLR(RL_MII_DIR);
449
450         /* Check for ack */
451         MII_CLR(RL_MII_CLK);
452         DELAY(1);
453         ack = CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN;
454         MII_SET(RL_MII_CLK);
455         DELAY(1);
456
457         /*
458          * Now try reading data bits. If the ack failed, we still
459          * need to clock through 16 cycles to keep the PHY(s) in sync.
460          */
461         if (ack) {
462                 for(i = 0; i < 16; i++) {
463                         MII_CLR(RL_MII_CLK);
464                         DELAY(1);
465                         MII_SET(RL_MII_CLK);
466                         DELAY(1);
467                 }
468         } else {
469                 for (i = 0x8000; i; i >>= 1) {
470                         MII_CLR(RL_MII_CLK);
471                         DELAY(1);
472                         if (!ack) {
473                                 if (CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN)
474                                         frame->mii_data |= i;
475                                 DELAY(1);
476                         }
477                         MII_SET(RL_MII_CLK);
478                         DELAY(1);
479                 }
480         }
481
482         MII_CLR(RL_MII_CLK);
483         DELAY(1);
484         MII_SET(RL_MII_CLK);
485         DELAY(1);
486
487         splx(s);
488
489         return(ack ? 1 : 0);
490 }
491
492 /*
493  * Write to a PHY register through the MII.
494  */
495 static int
496 rl_mii_writereg(struct rl_softc *sc, struct rl_mii_frame *frame)
497 {
498         int s;
499
500         s = splimp();
501         /*
502          * Set up frame for TX.
503          */
504
505         frame->mii_stdelim = RL_MII_STARTDELIM;
506         frame->mii_opcode = RL_MII_WRITEOP;
507         frame->mii_turnaround = RL_MII_TURNAROUND;
508         
509         /*
510          * Turn on data output.
511          */
512         MII_SET(RL_MII_DIR);
513
514         rl_mii_sync(sc);
515
516         rl_mii_send(sc, frame->mii_stdelim, 2);
517         rl_mii_send(sc, frame->mii_opcode, 2);
518         rl_mii_send(sc, frame->mii_phyaddr, 5);
519         rl_mii_send(sc, frame->mii_regaddr, 5);
520         rl_mii_send(sc, frame->mii_turnaround, 2);
521         rl_mii_send(sc, frame->mii_data, 16);
522
523         /* Idle bit. */
524         MII_SET(RL_MII_CLK);
525         DELAY(1);
526         MII_CLR(RL_MII_CLK);
527         DELAY(1);
528
529         /*
530          * Turn off xmit.
531          */
532         MII_CLR(RL_MII_DIR);
533
534         splx(s);
535
536         return(0);
537 }
538
539 static int
540 rl_miibus_readreg(device_t dev, int phy, int reg)
541 {
542         struct rl_softc *sc;
543         struct rl_mii_frame frame;
544         uint16_t rval = 0;
545         uint16_t rl8139_reg = 0;
546
547         sc = device_get_softc(dev);
548
549         if (sc->rl_type == RL_8139) {
550                 /* Pretend the internal PHY is only at address 0 */
551                 if (phy)
552                         return(0);
553                 switch (reg) {
554                 case MII_BMCR:
555                         rl8139_reg = RL_BMCR;
556                         break;
557                 case MII_BMSR:
558                         rl8139_reg = RL_BMSR;
559                         break;
560                 case MII_ANAR:
561                         rl8139_reg = RL_ANAR;
562                         break;
563                 case MII_ANER:
564                         rl8139_reg = RL_ANER;
565                         break;
566                 case MII_ANLPAR:
567                         rl8139_reg = RL_LPAR;
568                         break;
569                 case MII_PHYIDR1:
570                 case MII_PHYIDR2:
571                         return(0);
572                         break;
573                 /*
574                  * Allow the rlphy driver to read the media status
575                  * register. If we have a link partner which does not
576                  * support NWAY, this is the register which will tell
577                  * us the results of parallel detection.
578                  */
579                 case RL_MEDIASTAT:
580                         rval = CSR_READ_1(sc, RL_MEDIASTAT);
581                         return(rval);
582                 default:
583                         device_printf(dev, "bad phy register\n");
584                         return(0);
585                 }
586                 rval = CSR_READ_2(sc, rl8139_reg);
587                 return(rval);
588         }
589
590         bzero(&frame, sizeof(frame));
591
592         frame.mii_phyaddr = phy;
593         frame.mii_regaddr = reg;
594         rl_mii_readreg(sc, &frame);
595
596         return(frame.mii_data);
597 }
598
599 static int
600 rl_miibus_writereg(device_t dev, int phy, int reg, int data)
601 {
602         struct rl_softc *sc;
603         struct rl_mii_frame frame;
604         u_int16_t rl8139_reg = 0;
605
606         sc = device_get_softc(dev);
607
608         if (sc->rl_type == RL_8139) {
609                 /* Pretend the internal PHY is only at address 0 */
610                 if (phy)
611                         return(0);
612                 switch (reg) {
613                 case MII_BMCR:
614                         rl8139_reg = RL_BMCR;
615                         break;
616                 case MII_BMSR:
617                         rl8139_reg = RL_BMSR;
618                         break;
619                 case MII_ANAR:
620                         rl8139_reg = RL_ANAR;
621                         break;
622                 case MII_ANER:
623                         rl8139_reg = RL_ANER;
624                         break;
625                 case MII_ANLPAR:
626                         rl8139_reg = RL_LPAR;
627                         break;
628                 case MII_PHYIDR1:
629                 case MII_PHYIDR2:
630                         return(0);
631                 default:
632                         device_printf(dev, "bad phy register\n");
633                         return(0);
634                 }
635                 CSR_WRITE_2(sc, rl8139_reg, data);
636                 return(0);
637         }
638
639         bzero(&frame, sizeof(frame));
640
641         frame.mii_phyaddr = phy;
642         frame.mii_regaddr = reg;
643         frame.mii_data = data;
644
645         rl_mii_writereg(sc, &frame);
646
647         return(0);
648 }
649
650 static void
651 rl_miibus_statchg(device_t dev)
652 {
653 }
654
655 /*
656  * Program the 64-bit multicast hash filter.
657  */
658 static void
659 rl_setmulti(struct rl_softc *sc)
660 {
661         struct ifnet *ifp;
662         int h = 0;
663         uint32_t hashes[2] = { 0, 0 };
664         struct ifmultiaddr *ifma;
665         uint32_t rxfilt;
666         int mcnt = 0;
667
668         ifp = &sc->arpcom.ac_if;
669
670         rxfilt = CSR_READ_4(sc, RL_RXCFG);
671
672         if (ifp->if_flags & IFF_ALLMULTI || ifp->if_flags & IFF_PROMISC) {
673                 rxfilt |= RL_RXCFG_RX_MULTI;
674                 CSR_WRITE_4(sc, RL_RXCFG, rxfilt);
675                 CSR_WRITE_4(sc, RL_MAR0, 0xFFFFFFFF);
676                 CSR_WRITE_4(sc, RL_MAR4, 0xFFFFFFFF);
677                 return;
678         }
679
680         /* first, zot all the existing hash bits */
681         CSR_WRITE_4(sc, RL_MAR0, 0);
682         CSR_WRITE_4(sc, RL_MAR4, 0);
683
684         /* now program new ones */
685         LIST_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
686                 if (ifma->ifma_addr->sa_family != AF_LINK)
687                         continue;
688                 h = ether_crc32_be(
689                     LLADDR((struct sockaddr_dl *)ifma->ifma_addr),
690                     ETHER_ADDR_LEN >> 26);
691                 if (h < 32)
692                         hashes[0] |= (1 << h);
693                 else
694                         hashes[1] |= (1 << (h - 32));
695                 mcnt++;
696         }
697
698         if (mcnt)
699                 rxfilt |= RL_RXCFG_RX_MULTI;
700         else
701                 rxfilt &= ~RL_RXCFG_RX_MULTI;
702
703         CSR_WRITE_4(sc, RL_RXCFG, rxfilt);
704         CSR_WRITE_4(sc, RL_MAR0, hashes[0]);
705         CSR_WRITE_4(sc, RL_MAR4, hashes[1]);
706 }
707
708 static void
709 rl_reset(struct rl_softc *sc)
710 {
711         int i;
712
713         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_RESET);
714
715         for (i = 0; i < RL_TIMEOUT; i++) {
716                 DELAY(10);
717                 if (!(CSR_READ_1(sc, RL_COMMAND) & RL_CMD_RESET))
718                         break;
719         }
720         if (i == RL_TIMEOUT)
721                 device_printf(sc->rl_dev, "reset never completed!\n");
722 }
723
724 /*
725  * Probe for a RealTek 8129/8139 chip. Check the PCI vendor and device
726  * IDs against our list and return a device name if we find a match.
727  *
728  * Return with a value < 0 to give re(4) a change to attach.
729  */
730 static int
731 rl_probe(device_t dev)
732 {
733         struct rl_type *t;
734         uint16_t product = pci_get_device(dev);
735         uint16_t vendor = pci_get_vendor(dev);
736
737         for (t = rl_devs; t->rl_name != NULL; t++) {
738                 if (vendor == t->rl_vid && product == t->rl_did) {
739                         device_set_desc(dev, t->rl_name);
740                         return(-100);
741                 }
742         }
743
744         return(ENXIO);
745 }
746
747 /*
748  * Attach the interface. Allocate softc structures, do ifmedia
749  * setup and ethernet/BPF attach.
750  */
751 static int
752 rl_attach(device_t dev)
753 {
754         uint8_t eaddr[ETHER_ADDR_LEN];
755         uint16_t as[3];
756         struct rl_softc *sc;
757         struct ifnet *ifp;
758         uint16_t rl_did = 0;
759         int error = 0, rid, i;
760
761         sc = device_get_softc(dev);
762         sc->rl_dev = dev;
763
764         /*
765          * Handle power management nonsense.
766          */
767
768         if (pci_get_powerstate(dev) != PCI_POWERSTATE_D0) {
769                 uint32_t iobase, membase, irq;
770
771                 /* Save important PCI config data. */
772                 iobase = pci_read_config(dev, RL_PCI_LOIO, 4);
773                 membase = pci_read_config(dev, RL_PCI_LOMEM, 4);
774                 irq = pci_read_config(dev, RL_PCI_INTLINE, 4);
775
776                 /* Reset the power state. */
777                 device_printf(dev, "chip is is in D%d power mode "
778                               "-- setting to D0\n", pci_get_powerstate(dev));
779                 pci_set_powerstate(dev, PCI_POWERSTATE_D0);
780
781                 /* Restore PCI config data. */
782                 pci_write_config(dev, RL_PCI_LOIO, iobase, 4);
783                 pci_write_config(dev, RL_PCI_LOMEM, membase, 4);
784                 pci_write_config(dev, RL_PCI_INTLINE, irq, 4);
785         }
786
787         /*
788          * Map control/status registers.
789          */
790         pci_enable_busmaster(dev);
791         pci_enable_io(dev, RL_RES);
792
793         rid = RL_RID; 
794         sc->rl_res = bus_alloc_resource(dev, RL_RES, &rid,
795             0, ~0, 1, RF_ACTIVE);
796
797         if (sc->rl_res == NULL) {
798                 device_printf(dev, "couldn't map ports/memory\n");
799                 error = ENXIO;
800                 goto fail;
801         }
802
803         sc->rl_btag = rman_get_bustag(sc->rl_res);
804         sc->rl_bhandle = rman_get_bushandle(sc->rl_res);
805
806         rid = 0;
807         sc->rl_irq = bus_alloc_resource_any(dev, SYS_RES_IRQ, &rid,
808                                             RF_SHAREABLE | RF_ACTIVE);
809
810         if (sc->rl_irq == NULL) {
811                 device_printf(dev, "couldn't map interrupt\n");
812                 error = ENXIO;
813                 goto fail;
814         }
815
816         callout_init(&sc->rl_stat_timer);
817
818         /* Reset the adapter. */
819         rl_reset(sc);
820
821         sc->rl_eecmd_read = RL_EECMD_READ_6BIT;
822         rl_read_eeprom(sc, (uint8_t *)&rl_did, 0, 1, 0);
823         if (rl_did != 0x8129)
824                 sc->rl_eecmd_read = RL_EECMD_READ_8BIT;
825
826         /*
827          * Get station address from the EEPROM.
828          */
829         rl_read_eeprom(sc, (caddr_t)as, RL_EE_EADDR, 3, 0);
830         for (i = 0; i < 3; i++) {
831                 eaddr[(i * 2) + 0] = as[i] & 0xff;
832                 eaddr[(i * 2) + 1] = as[i] >> 8;
833         }
834
835         /*
836          * Now read the exact device type from the EEPROM to find
837          * out if it's an 8129 or 8139.
838          */
839         rl_read_eeprom(sc, (caddr_t)&rl_did, RL_EE_PCI_DID, 1, 0);
840
841         if (rl_did == RT_DEVICEID_8139 || rl_did == ACCTON_DEVICEID_5030 ||
842             rl_did == DELTA_DEVICEID_8139 || rl_did == ADDTRON_DEVICEID_8139 ||
843             rl_did == DLINK_DEVICEID_530TXPLUS || rl_did == RT_DEVICEID_8138 ||
844             rl_did == DLINK_DEVICEID_690TXD || 
845             rl_did == COREGA_DEVICEID_FETHERCBTXD ||
846             rl_did == COREGA_DEVICEID_FETHERIICBTXD ||
847             rl_did == PLANEX_DEVICEID_FNW3800TX)
848                 sc->rl_type = RL_8139;
849         else if (rl_did == RT_DEVICEID_8129)
850                 sc->rl_type = RL_8129;
851         else {
852                 device_printf(dev, "unknown device ID: %x\n", rl_did);
853                 error = ENXIO;
854                 goto fail;
855         }
856
857 #define RL_NSEG_NEW 32
858         error = bus_dma_tag_create(NULL,                        /* parent */
859                                    1, 0,                        /* alignment, boundary */
860                                    BUS_SPACE_MAXADDR_32BIT,     /* lowaddr */
861                                    BUS_SPACE_MAXADDR,           /* highaddr */
862                                    NULL, NULL,                  /* filter, filterarg */
863                                    MAXBSIZE, RL_NSEG_NEW,       /* maxsize, nsegments */
864                                    BUS_SPACE_MAXSIZE_32BIT,     /* maxsegsize */
865                                    BUS_DMA_ALLOCNOW,            /* flags */
866                                    &sc->rl_parent_tag);
867
868         if (error) {
869                 device_printf(dev, "can't create parent tag\n");
870                 goto fail;
871         }
872
873         /*
874          * Now allocate a tag for the DMA descriptor lists.
875          * All of our lists are allocated as a contiguous block
876          * of memory.
877          */
878         error = bus_dma_tag_create(sc->rl_parent_tag,           /* parent */
879                                    1, 0,                        /* alignment, boundary */
880                                    BUS_SPACE_MAXADDR,           /* lowaddr */
881                                    BUS_SPACE_MAXADDR,           /* highaddr */
882                                    NULL, NULL,                  /* filter, filterarg */
883                                    RL_RXBUFLEN + 1518, 1,       /* maxsize, nsegments */
884                                    BUS_SPACE_MAXSIZE_32BIT,     /* maxsegsize */
885                                    0,                           /* flags */
886                                    &sc->rl_tag);
887
888         if (error) {
889                 device_printf(dev, "can't create RX tag\n");
890                 goto fail;
891         }
892
893         /*
894          * Now allocate a chunk of DMA-able memory based on the tag
895          * we just created.
896          */
897         error = bus_dmamem_alloc(sc->rl_tag, (void **)&sc->rl_cdata.rl_rx_buf,
898                                  BUS_DMA_WAITOK, &sc->rl_cdata.rl_rx_dmamap);
899
900         if (error) {
901                 device_printf(dev, "can't allocate RX memory!\n");
902                 error = ENXIO;
903                 goto fail;
904         }
905
906         /* Leave a few bytes before the start of the RX ring buffer. */
907         sc->rl_cdata.rl_rx_buf_ptr = sc->rl_cdata.rl_rx_buf;
908         sc->rl_cdata.rl_rx_buf += sizeof(u_int64_t);
909
910         /* Do MII setup */
911         if (mii_phy_probe(dev, &sc->rl_miibus, rl_ifmedia_upd,
912                           rl_ifmedia_sts)) {
913                 device_printf(dev, "MII without any phy!\n");
914                 error = ENXIO;
915                 goto fail;
916         }
917
918         ifp = &sc->arpcom.ac_if;
919         ifp->if_softc = sc;
920         if_initname(ifp, device_get_name(dev), device_get_unit(dev));
921         ifp->if_mtu = ETHERMTU;
922         ifp->if_flags = IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST;
923         ifp->if_ioctl = rl_ioctl;
924         ifp->if_start = rl_start;
925         ifp->if_watchdog = rl_watchdog;
926         ifp->if_init = rl_init;
927         ifp->if_baudrate = 10000000;
928         ifp->if_capabilities = IFCAP_VLAN_MTU;
929 #ifdef DEVICE_POLLING
930         ifp->if_capabilities |= IFCAP_POLLING;
931 #endif
932         ifq_set_maxlen(&ifp->if_snd, IFQ_MAXLEN);
933         ifq_set_ready(&ifp->if_snd);
934
935         /*
936          * Call MI attach routine.
937          */
938         ether_ifattach(ifp, eaddr);
939
940         error = bus_setup_intr(dev, sc->rl_irq, INTR_TYPE_NET, rl_intr,
941                                sc, &sc->rl_intrhand);
942
943         if (error) {
944                 device_printf(dev, "couldn't set up irq\n");
945                 ether_ifdetach(ifp);
946                 goto fail;
947         }
948
949         return(0);
950
951 fail:
952         rl_detach(dev);
953         return(error);
954 }
955
956 static int
957 rl_detach(device_t dev)
958 {
959         struct rl_softc *sc;
960         struct ifnet *ifp;
961         int s;
962
963         sc = device_get_softc(dev);
964         ifp = &sc->arpcom.ac_if;
965
966         s = splimp();
967
968         if (device_is_attached(dev)) {
969                 rl_stop(sc);
970                 ether_ifdetach(ifp);
971         }
972
973         if (sc->rl_miibus)
974                 device_delete_child(dev, sc->rl_miibus);
975         bus_generic_detach(dev);
976
977         if (sc->rl_intrhand)
978                 bus_teardown_intr(dev, sc->rl_irq, sc->rl_intrhand);
979         splx(s);
980
981         if (sc->rl_irq)
982                 bus_release_resource(dev, SYS_RES_IRQ, 0, sc->rl_irq);
983         if (sc->rl_res)
984                 bus_release_resource(dev, RL_RES, RL_RID, sc->rl_res);
985
986         if (sc->rl_cdata.rl_rx_buf) {
987                 bus_dmamap_unload(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap);
988                 bus_dmamem_free(sc->rl_tag, sc->rl_cdata.rl_rx_buf,
989                                 sc->rl_cdata.rl_rx_dmamap);
990         }
991         if (sc->rl_tag)
992                 bus_dma_tag_destroy(sc->rl_tag);
993         if (sc->rl_parent_tag)
994                 bus_dma_tag_destroy(sc->rl_parent_tag);
995
996         return(0);
997 }
998
999 /*
1000  * Initialize the transmit descriptors.
1001  */
1002 static void
1003 rl_list_tx_init(struct rl_softc *sc)
1004 {
1005         struct rl_chain_data *cd;
1006         int i;
1007
1008         cd = &sc->rl_cdata;
1009         for (i = 0; i < RL_TX_LIST_CNT; i++) {
1010                 cd->rl_tx_chain[i] = NULL;
1011                 CSR_WRITE_4(sc,
1012                     RL_TXADDR0 + (i * sizeof(uint32_t)), 0x0000000);
1013         }
1014
1015         sc->rl_cdata.cur_tx = 0;
1016         sc->rl_cdata.last_tx = 0;
1017 }
1018
1019 /*
1020  * A frame has been uploaded: pass the resulting mbuf chain up to
1021  * the higher level protocols.
1022  *
1023  * You know there's something wrong with a PCI bus-master chip design
1024  * when you have to use m_devget().
1025  *
1026  * The receive operation is badly documented in the datasheet, so I'll
1027  * attempt to document it here. The driver provides a buffer area and
1028  * places its base address in the RX buffer start address register.
1029  * The chip then begins copying frames into the RX buffer. Each frame
1030  * is preceded by a 32-bit RX status word which specifies the length
1031  * of the frame and certain other status bits. Each frame (starting with
1032  * the status word) is also 32-bit aligned. The frame length is in the
1033  * first 16 bits of the status word; the lower 15 bits correspond with
1034  * the 'rx status register' mentioned in the datasheet.
1035  *
1036  * Note: to make the Alpha happy, the frame payload needs to be aligned
1037  * on a 32-bit boundary. To achieve this, we cheat a bit by copying from
1038  * the ring buffer starting at an address two bytes before the actual
1039  * data location. We can then shave off the first two bytes using m_adj().
1040  * The reason we do this is because m_devget() doesn't let us specify an
1041  * offset into the mbuf storage space, so we have to artificially create
1042  * one. The ring is allocated in such a way that there are a few unused
1043  * bytes of space preceecing it so that it will be safe for us to do the
1044  * 2-byte backstep even if reading from the ring at offset 0.
1045  */
1046 static void
1047 rl_rxeof(struct rl_softc *sc)
1048 {
1049         struct mbuf *m;
1050         struct ifnet *ifp;
1051         int total_len = 0;
1052         uint32_t rxstat;
1053         caddr_t rxbufpos;
1054         int wrap = 0;
1055         uint16_t cur_rx, limit, max_bytes, rx_bytes = 0;
1056
1057         ifp = &sc->arpcom.ac_if;
1058
1059         bus_dmamap_sync(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1060                         BUS_DMASYNC_POSTREAD);
1061
1062         cur_rx = (CSR_READ_2(sc, RL_CURRXADDR) + 16) % RL_RXBUFLEN;
1063
1064         /* Do not try to read past this point. */
1065         limit = CSR_READ_2(sc, RL_CURRXBUF) % RL_RXBUFLEN;
1066
1067         if (limit < cur_rx)
1068                 max_bytes = (RL_RXBUFLEN - cur_rx) + limit;
1069         else
1070                 max_bytes = limit - cur_rx;
1071
1072         while((CSR_READ_1(sc, RL_COMMAND) & RL_CMD_EMPTY_RXBUF) == 0) {
1073 #ifdef DEVICE_POLLING
1074                 if (ifp->if_flags & IFF_POLLING) {
1075                         if (sc->rxcycles <= 0)
1076                                 break;
1077                         sc->rxcycles--;
1078                 }
1079 #endif /* DEVICE_POLLING */
1080                 rxbufpos = sc->rl_cdata.rl_rx_buf + cur_rx;
1081                 rxstat = le32toh(*(uint32_t *)rxbufpos);
1082
1083                 /*
1084                  * Here's a totally undocumented fact for you. When the
1085                  * RealTek chip is in the process of copying a packet into
1086                  * RAM for you, the length will be 0xfff0. If you spot a
1087                  * packet header with this value, you need to stop. The
1088                  * datasheet makes absolutely no mention of this and
1089                  * RealTek should be shot for this.
1090                  */
1091                 if ((uint16_t)(rxstat >> 16) == RL_RXSTAT_UNFINISHED)
1092                         break;
1093         
1094                 if ((rxstat & RL_RXSTAT_RXOK) == 0) {
1095                         ifp->if_ierrors++;
1096                         rl_init(sc);
1097                         return;
1098                 }
1099
1100                 /* No errors; receive the packet. */    
1101                 total_len = rxstat >> 16;
1102                 rx_bytes += total_len + 4;
1103
1104                 /*
1105                  * XXX The RealTek chip includes the CRC with every
1106                  * received frame, and there's no way to turn this
1107                  * behavior off (at least, I can't find anything in
1108                  * the manual that explains how to do it) so we have
1109                  * to trim off the CRC manually.
1110                  */
1111                 total_len -= ETHER_CRC_LEN;
1112
1113                 /*
1114                  * Avoid trying to read more bytes than we know
1115                  * the chip has prepared for us.
1116                  */
1117                 if (rx_bytes > max_bytes)
1118                         break;
1119
1120                 rxbufpos = sc->rl_cdata.rl_rx_buf +
1121                         ((cur_rx + sizeof(uint32_t)) % RL_RXBUFLEN);
1122
1123                 if (rxbufpos == (sc->rl_cdata.rl_rx_buf + RL_RXBUFLEN))
1124                         rxbufpos = sc->rl_cdata.rl_rx_buf;
1125
1126                 wrap = (sc->rl_cdata.rl_rx_buf + RL_RXBUFLEN) - rxbufpos;
1127
1128                 if (total_len > wrap) {
1129                         /*
1130                          * Fool m_devget() into thinking we want to copy
1131                          * the whole buffer so we don't end up fragmenting
1132                          * the data.
1133                          */
1134                         m = m_devget(rxbufpos - RL_ETHER_ALIGN,
1135                             total_len + RL_ETHER_ALIGN, 0, ifp, NULL);
1136                         if (m == NULL) {
1137                                 ifp->if_ierrors++;
1138                         } else {
1139                                 m_adj(m, RL_ETHER_ALIGN);
1140                                 m_copyback(m, wrap, total_len - wrap,
1141                                         sc->rl_cdata.rl_rx_buf);
1142                         }
1143                         cur_rx = (total_len - wrap + ETHER_CRC_LEN);
1144                 } else {
1145                         m = m_devget(rxbufpos - RL_ETHER_ALIGN,
1146                             total_len + RL_ETHER_ALIGN, 0, ifp, NULL);
1147                         if (m == NULL) {
1148                                 ifp->if_ierrors++;
1149                         } else
1150                                 m_adj(m, RL_ETHER_ALIGN);
1151                         cur_rx += total_len + 4 + ETHER_CRC_LEN;
1152                 }
1153
1154                 /*
1155                  * Round up to 32-bit boundary.
1156                  */
1157                 cur_rx = (cur_rx + 3) & ~3;
1158                 CSR_WRITE_2(sc, RL_CURRXADDR, cur_rx - 16);
1159
1160                 if (m == NULL)
1161                         continue;
1162
1163                 ifp->if_ipackets++;
1164
1165                 (*ifp->if_input)(ifp, m);
1166         }
1167 }
1168
1169 /*
1170  * A frame was downloaded to the chip. It's safe for us to clean up
1171  * the list buffers.
1172  */
1173 static void
1174 rl_txeof(struct rl_softc *sc)
1175 {
1176         struct ifnet *ifp;
1177         uint32_t txstat;
1178
1179         ifp = &sc->arpcom.ac_if;
1180
1181         /*
1182          * Go through our tx list and free mbufs for those
1183          * frames that have been uploaded.
1184          */
1185         do {
1186                 if (RL_LAST_TXMBUF(sc) == NULL)
1187                         break;
1188                 txstat = CSR_READ_4(sc, RL_LAST_TXSTAT(sc));
1189                 if ((txstat & (RL_TXSTAT_TX_OK | RL_TXSTAT_TX_UNDERRUN |
1190                                RL_TXSTAT_TXABRT)) == 0)
1191                         break;
1192
1193                 ifp->if_collisions += (txstat & RL_TXSTAT_COLLCNT) >> 24;
1194
1195                 bus_dmamap_unload(sc->rl_tag, RL_LAST_DMAMAP(sc));
1196                 bus_dmamap_destroy(sc->rl_tag, RL_LAST_DMAMAP(sc));
1197                 m_freem(RL_LAST_TXMBUF(sc));
1198                 RL_LAST_TXMBUF(sc) = NULL;
1199                 RL_INC(sc->rl_cdata.last_tx);
1200
1201                 if (txstat & RL_TXSTAT_TX_UNDERRUN) {
1202                         sc->rl_txthresh += 32;
1203                         if (sc->rl_txthresh > RL_TX_THRESH_MAX)
1204                                 sc->rl_txthresh = RL_TX_THRESH_MAX;
1205                 }
1206
1207                 if (txstat & RL_TXSTAT_TX_OK) {
1208                         ifp->if_opackets++;
1209                 } else {
1210                         ifp->if_oerrors++;
1211                         if (txstat & (RL_TXSTAT_TXABRT | RL_TXSTAT_OUTOFWIN))
1212                                 CSR_WRITE_4(sc, RL_TXCFG, RL_TXCFG_CONFIG);
1213                 }
1214                 ifp->if_flags &= ~IFF_OACTIVE;
1215         } while (sc->rl_cdata.last_tx != sc->rl_cdata.cur_tx);
1216
1217         if (RL_LAST_TXMBUF(sc) == NULL)
1218                 ifp->if_timer = 0;
1219         else if (ifp->if_timer == 0)
1220                 ifp->if_timer = 5;
1221 }
1222
1223 static void
1224 rl_tick(void *xsc)
1225 {
1226         struct rl_softc *sc = xsc;
1227         struct mii_data *mii;
1228         int s;
1229
1230         s = splimp();
1231
1232         mii = device_get_softc(sc->rl_miibus);
1233         mii_tick(mii);
1234
1235         splx(s);
1236
1237         callout_reset(&sc->rl_stat_timer, hz, rl_tick, sc);
1238 }
1239
1240 #ifdef DEVICE_POLLING
1241 static poll_handler_t rl_poll;
1242
1243 static void
1244 rl_poll(struct ifnet *ifp, enum poll_cmd cmd, int count)
1245 {
1246         struct rl_softc *sc = ifp->if_softc;
1247
1248         if ((ifp->if_capenable & IFCAP_POLLING) == 0) {
1249                 ether_poll_deregister(ifp);
1250                 cmd = POLL_DEREGISTER;
1251         }
1252         if (cmd == POLL_DEREGISTER) { /* final call, enable interrupts */
1253                 CSR_WRITE_2(sc, RL_IMR, RL_INTRS);
1254                 return;
1255         }
1256
1257         sc->rxcycles = count;
1258         rl_rxeof(sc);
1259         rl_txeof(sc);
1260         if (!ifq_is_empty(&ifp->if_snd))
1261                 rl_start(ifp);
1262
1263         if (cmd == POLL_AND_CHECK_STATUS) { /* also check status register */
1264                 uint16_t status;
1265  
1266                 status = CSR_READ_2(sc, RL_ISR);
1267                 if (status == 0xffff)
1268                         return;
1269                 if (status)
1270                         CSR_WRITE_2(sc, RL_ISR, status);
1271                  
1272                 /*
1273                  * XXX check behaviour on receiver stalls.
1274                  */
1275
1276                 if (status & RL_ISR_SYSTEM_ERR) {
1277                         rl_reset(sc);
1278                         rl_init(sc);
1279                 }
1280         }
1281 }
1282 #endif /* DEVICE_POLLING */
1283
1284 static void
1285 rl_intr(void *arg)
1286 {
1287         struct rl_softc *sc;
1288         struct ifnet *ifp;
1289         uint16_t status;
1290
1291         sc = arg;
1292
1293         if (sc->suspended)
1294                 return;
1295
1296         ifp = &sc->arpcom.ac_if;
1297 #ifdef DEVICE_POLLING
1298         if  (ifp->if_flags & IFF_POLLING)
1299                 return;
1300         if ((ifp->if_capenable & IFCAP_POLLING) &&
1301             ether_poll_register(rl_poll, ifp)) { /* ok, disable interrupts */
1302                 CSR_WRITE_2(sc, RL_IMR, 0x0000);
1303                 rl_poll(ifp, 0, 1);
1304                 return;
1305         }
1306 #endif /* DEVICE_POLLING */
1307
1308         for (;;) {
1309                 status = CSR_READ_2(sc, RL_ISR);
1310                 /* If the card has gone away, the read returns 0xffff. */
1311                 if (status == 0xffff)
1312                         break;
1313
1314                 if (status != 0)
1315                         CSR_WRITE_2(sc, RL_ISR, status);
1316
1317                 if ((status & RL_INTRS) == 0)
1318                         break;
1319
1320                 if (status & RL_ISR_RX_OK)
1321                         rl_rxeof(sc);
1322
1323                 if (status & RL_ISR_RX_ERR)
1324                         rl_rxeof(sc);
1325
1326                 if ((status & RL_ISR_TX_OK) || (status & RL_ISR_TX_ERR))
1327                         rl_txeof(sc);
1328
1329                 if (status & RL_ISR_SYSTEM_ERR) {
1330                         rl_reset(sc);
1331                         rl_init(sc);
1332                 }
1333
1334         }
1335
1336         if (!ifq_is_empty(&ifp->if_snd))
1337                 rl_start(ifp);
1338 }
1339
1340 /*
1341  * Encapsulate an mbuf chain in a descriptor by coupling the mbuf data
1342  * pointers to the fragment pointers.
1343  */
1344 static int
1345 rl_encap(struct rl_softc *sc, struct mbuf *m_head)
1346 {
1347         struct mbuf *m_new = NULL;
1348
1349         /*
1350          * The RealTek is brain damaged and wants longword-aligned
1351          * TX buffers, plus we can only have one fragment buffer
1352          * per packet. We have to copy pretty much all the time.
1353          */
1354         m_new = m_defrag(m_head, MB_DONTWAIT);
1355
1356         if (m_new == NULL) {
1357                 m_freem(m_head);
1358                 return(1);
1359         }
1360         m_head = m_new;
1361
1362         /* Pad frames to at least 60 bytes. */
1363         if (m_head->m_pkthdr.len < RL_MIN_FRAMELEN) {
1364                 /*
1365                  * Make security concious people happy: zero out the
1366                  * bytes in the pad area, since we don't know what
1367                  * this mbuf cluster buffer's previous user might
1368                  * have left in it.
1369                  */
1370                 bzero(mtod(m_head, char *) + m_head->m_pkthdr.len,
1371                      RL_MIN_FRAMELEN - m_head->m_pkthdr.len);
1372                 m_head->m_pkthdr.len +=
1373                     (RL_MIN_FRAMELEN - m_head->m_pkthdr.len);
1374                 m_head->m_len = m_head->m_pkthdr.len;
1375         }
1376
1377         RL_CUR_TXMBUF(sc) = m_head;
1378
1379         return(0);
1380 }
1381
1382 /*
1383  * Main transmit routine.
1384  */
1385
1386 static void
1387 rl_start(struct ifnet *ifp)
1388 {
1389         struct rl_softc *sc;
1390         struct mbuf *m_head = NULL;
1391
1392         sc = ifp->if_softc;
1393
1394         while(RL_CUR_TXMBUF(sc) == NULL) {
1395                 m_head = ifq_dequeue(&ifp->if_snd);
1396                 if (m_head == NULL)
1397                         break;
1398
1399                 if (rl_encap(sc, m_head))
1400                         break;
1401
1402                 /*
1403                  * If there's a BPF listener, bounce a copy of this frame
1404                  * to him.
1405                  */
1406                 BPF_MTAP(ifp, RL_CUR_TXMBUF(sc));
1407
1408                 /*
1409                  * Transmit the frame.
1410                  */
1411                 bus_dmamap_create(sc->rl_tag, 0, &RL_CUR_DMAMAP(sc));
1412                 bus_dmamap_load(sc->rl_tag, RL_CUR_DMAMAP(sc),
1413                                 mtod(RL_CUR_TXMBUF(sc), void *),
1414                                 RL_CUR_TXMBUF(sc)->m_pkthdr.len,
1415                                 rl_dma_map_txbuf, sc, 0);
1416                 bus_dmamap_sync(sc->rl_tag, RL_CUR_DMAMAP(sc),
1417                                 BUS_DMASYNC_PREREAD);
1418                 CSR_WRITE_4(sc, RL_CUR_TXSTAT(sc),
1419                     RL_TXTHRESH(sc->rl_txthresh) |
1420                     RL_CUR_TXMBUF(sc)->m_pkthdr.len);
1421
1422                 RL_INC(sc->rl_cdata.cur_tx);
1423
1424                 /*
1425                  * Set a timeout in case the chip goes out to lunch.
1426                  */
1427                 ifp->if_timer = 5;
1428         }
1429
1430         /*
1431          * We broke out of the loop because all our TX slots are
1432          * full. Mark the NIC as busy until it drains some of the
1433          * packets from the queue.
1434          */
1435         if (RL_CUR_TXMBUF(sc) != NULL)
1436                 ifp->if_flags |= IFF_OACTIVE;
1437 }
1438
1439 static void
1440 rl_init(void *xsc)
1441 {
1442         struct rl_softc *sc = xsc;
1443         struct ifnet *ifp = &sc->arpcom.ac_if;
1444         struct mii_data *mii;
1445         int s;
1446         uint32_t rxcfg = 0;
1447
1448         s = splimp();
1449
1450         mii = device_get_softc(sc->rl_miibus);
1451
1452         /*
1453          * Cancel pending I/O and free all RX/TX buffers.
1454          */
1455         rl_stop(sc);
1456
1457         /*
1458          * Init our MAC address.  Even though the chipset documentation
1459          * doesn't mention it, we need to enter "Config register write enable"
1460          * mode to modify the ID registers.
1461          */
1462         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_WRITECFG);
1463         CSR_WRITE_STREAM_4(sc, RL_IDR0,
1464                            *(uint32_t *)(&sc->arpcom.ac_enaddr[0]));
1465         CSR_WRITE_STREAM_4(sc, RL_IDR4,
1466                            *(uint32_t *)(&sc->arpcom.ac_enaddr[4]));
1467         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_OFF);
1468
1469         /* Init the RX buffer pointer register. */
1470         bus_dmamap_load(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1471                         sc->rl_cdata.rl_rx_buf, RL_RXBUFLEN, rl_dma_map_rxbuf,
1472                         sc, 0);
1473         bus_dmamap_sync(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1474                         BUS_DMASYNC_PREWRITE);
1475
1476         /* Init TX descriptors. */
1477         rl_list_tx_init(sc);
1478
1479         /*
1480          * Enable transmit and receive.
1481          */
1482         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_TX_ENB|RL_CMD_RX_ENB);
1483
1484         /*
1485          * Set the initial TX and RX configuration.
1486          */
1487         CSR_WRITE_4(sc, RL_TXCFG, RL_TXCFG_CONFIG);
1488         CSR_WRITE_4(sc, RL_RXCFG, RL_RXCFG_CONFIG);
1489
1490         /* Set the individual bit to receive frames for this host only. */
1491         rxcfg = CSR_READ_4(sc, RL_RXCFG);
1492         rxcfg |= RL_RXCFG_RX_INDIV;
1493
1494         /* If we want promiscuous mode, set the allframes bit. */
1495         if (ifp->if_flags & IFF_PROMISC) {
1496                 rxcfg |= RL_RXCFG_RX_ALLPHYS;
1497                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1498         } else {
1499                 rxcfg &= ~RL_RXCFG_RX_ALLPHYS;
1500                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1501         }
1502
1503         /*
1504          * Set capture broadcast bit to capture broadcast frames.
1505          */
1506         if (ifp->if_flags & IFF_BROADCAST) {
1507                 rxcfg |= RL_RXCFG_RX_BROAD;
1508                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1509         } else {
1510                 rxcfg &= ~RL_RXCFG_RX_BROAD;
1511                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1512         }
1513
1514         /*
1515          * Program the multicast filter, if necessary.
1516          */
1517         rl_setmulti(sc);
1518
1519 #ifdef DEVICE_POLLING
1520         /*
1521          * Only enable interrupts if we are polling, keep them off otherwise.
1522          */
1523         if (ifp->if_flags & IFF_POLLING)
1524                 CSR_WRITE_2(sc, RL_IMR, 0);
1525         else
1526 #endif /* DEVICE_POLLING */
1527         /*
1528          * Enable interrupts.
1529          */
1530         CSR_WRITE_2(sc, RL_IMR, RL_INTRS);
1531
1532         /* Set initial TX threshold */
1533         sc->rl_txthresh = RL_TX_THRESH_INIT;
1534
1535         /* Start RX/TX process. */
1536         CSR_WRITE_4(sc, RL_MISSEDPKT, 0);
1537
1538         /* Enable receiver and transmitter. */
1539         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_TX_ENB|RL_CMD_RX_ENB);
1540
1541         mii_mediachg(mii);
1542
1543         CSR_WRITE_1(sc, RL_CFG1, RL_CFG1_DRVLOAD|RL_CFG1_FULLDUPLEX);
1544
1545         ifp->if_flags |= IFF_RUNNING;
1546         ifp->if_flags &= ~IFF_OACTIVE;
1547
1548         splx(s);
1549
1550         callout_reset(&sc->rl_stat_timer, hz, rl_tick, sc);
1551 }
1552
1553 /*
1554  * Set media options.
1555  */
1556 static int
1557 rl_ifmedia_upd(struct ifnet *ifp)
1558 {
1559         struct rl_softc *sc;
1560         struct mii_data *mii;
1561
1562         sc = ifp->if_softc;
1563         mii = device_get_softc(sc->rl_miibus);
1564         mii_mediachg(mii);
1565
1566         return(0);
1567 }
1568
1569 /*
1570  * Report current media status.
1571  */
1572 static void
1573 rl_ifmedia_sts(struct ifnet *ifp, struct ifmediareq *ifmr)
1574 {
1575         struct rl_softc *sc = ifp->if_softc;
1576         struct mii_data *mii = device_get_softc(sc->rl_miibus);
1577
1578         mii_pollstat(mii);
1579         ifmr->ifm_active = mii->mii_media_active;
1580         ifmr->ifm_status = mii->mii_media_status;
1581 }
1582
1583 static int
1584 rl_ioctl(struct ifnet *ifp, u_long command, caddr_t data, struct ucred *cr)
1585 {
1586         struct rl_softc *sc = ifp->if_softc;
1587         struct ifreq *ifr = (struct ifreq *) data;
1588         struct mii_data *mii;
1589         int s, error = 0;
1590
1591         s = splimp();
1592
1593         switch (command) {
1594         case SIOCSIFFLAGS:
1595                 if (ifp->if_flags & IFF_UP) {
1596                         rl_init(sc);
1597                 } else {
1598                         if (ifp->if_flags & IFF_RUNNING)
1599                                 rl_stop(sc);
1600                 }
1601                 error = 0;
1602                 break;
1603         case SIOCADDMULTI:
1604         case SIOCDELMULTI:
1605                 rl_setmulti(sc);
1606                 error = 0;
1607                 break;
1608         case SIOCGIFMEDIA:
1609         case SIOCSIFMEDIA:
1610                 mii = device_get_softc(sc->rl_miibus);
1611                 error = ifmedia_ioctl(ifp, ifr, &mii->mii_media, command);
1612                 break;
1613         case SIOCSIFCAP:
1614                 ifp->if_capenable &= ~IFCAP_POLLING;
1615                 ifp->if_capenable |= ifr->ifr_reqcap & IFCAP_POLLING;
1616                 break;
1617         default:
1618                 error = ether_ioctl(ifp, command, data);
1619                 break;
1620         }
1621
1622         splx(s);
1623
1624         return(error);
1625 }
1626
1627 static void
1628 rl_watchdog(struct ifnet *ifp)
1629 {
1630         struct rl_softc *sc = ifp->if_softc;
1631         int s;
1632
1633         s = splimp();
1634
1635         device_printf(sc->rl_dev, "watchdog timeout\n");
1636         ifp->if_oerrors++;
1637
1638         rl_txeof(sc);
1639         rl_rxeof(sc);
1640         rl_init(sc);
1641
1642         splx(s);
1643 }
1644
1645 /*
1646  * Stop the adapter and free any mbufs allocated to the
1647  * RX and TX lists.
1648  */
1649 static void
1650 rl_stop(struct rl_softc *sc)
1651 {
1652         struct ifnet *ifp = &sc->arpcom.ac_if;
1653         int i;
1654
1655         ifp->if_timer = 0;
1656
1657         callout_stop(&sc->rl_stat_timer);
1658         ifp->if_flags &= ~(IFF_RUNNING | IFF_OACTIVE);
1659 #ifdef DEVICE_POLLING
1660         ether_poll_deregister(ifp);
1661 #endif /* DEVICE_POLLING */
1662
1663         CSR_WRITE_1(sc, RL_COMMAND, 0x00);
1664         CSR_WRITE_2(sc, RL_IMR, 0x0000);
1665         bus_dmamap_unload(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap);
1666
1667         /*
1668          * Free the TX list buffers.
1669          */
1670         for (i = 0; i < RL_TX_LIST_CNT; i++) {
1671                 if (sc->rl_cdata.rl_tx_chain[i] != NULL) {
1672                         bus_dmamap_unload(sc->rl_tag,
1673                                           sc->rl_cdata.rl_tx_dmamap[i]);
1674                         bus_dmamap_destroy(sc->rl_tag,
1675                                            sc->rl_cdata.rl_tx_dmamap[i]);
1676                         m_freem(sc->rl_cdata.rl_tx_chain[i]);
1677                         sc->rl_cdata.rl_tx_chain[i] = NULL;
1678                         CSR_WRITE_4(sc, RL_TXADDR0 + (i * sizeof(uint32_t)),
1679                                     0x0000000);
1680                 }
1681         }
1682 }
1683
1684 /*
1685  * Stop all chip I/O so that the kernel's probe routines don't
1686  * get confused by errant DMAs when rebooting.
1687  */
1688 static void
1689 rl_shutdown(device_t dev)
1690 {
1691         struct rl_softc *sc;
1692
1693         sc = device_get_softc(dev);
1694
1695         rl_stop(sc);
1696 }
1697
1698 /*
1699  * Device suspend routine.  Stop the interface and save some PCI
1700  * settings in case the BIOS doesn't restore them properly on
1701  * resume.
1702  */
1703 static int
1704 rl_suspend(device_t dev)
1705 {
1706         struct rl_softc *sc = device_get_softc(dev);
1707         int i;
1708
1709         rl_stop(sc);
1710
1711         for (i = 0; i < 5; i++)
1712                 sc->saved_maps[i] = pci_read_config(dev, PCIR_BAR(i), 4);
1713         sc->saved_biosaddr = pci_read_config(dev, PCIR_BIOS, 4);
1714         sc->saved_intline = pci_read_config(dev, PCIR_INTLINE, 1);
1715         sc->saved_cachelnsz = pci_read_config(dev, PCIR_CACHELNSZ, 1);
1716         sc->saved_lattimer = pci_read_config(dev, PCIR_LATTIMER, 1);
1717
1718         sc->suspended = 1;
1719
1720         return (0);
1721 }
1722
1723 /*
1724  * Device resume routine.  Restore some PCI settings in case the BIOS
1725  * doesn't, re-enable busmastering, and restart the interface if
1726  * appropriate.
1727  */
1728 static int rl_resume(device_t dev)
1729 {
1730         struct rl_softc *sc = device_get_softc(dev);
1731         struct ifnet *ifp = &sc->arpcom.ac_if;
1732         int             i;
1733
1734         /* better way to do this? */
1735         for (i = 0; i < 5; i++)
1736                 pci_write_config(dev, PCIR_BAR(i), sc->saved_maps[i], 4);
1737         pci_write_config(dev, PCIR_BIOS, sc->saved_biosaddr, 4);
1738         pci_write_config(dev, PCIR_INTLINE, sc->saved_intline, 1);
1739         pci_write_config(dev, PCIR_CACHELNSZ, sc->saved_cachelnsz, 1);
1740         pci_write_config(dev, PCIR_LATTIMER, sc->saved_lattimer, 1);
1741
1742         /* reenable busmastering */
1743         pci_enable_busmaster(dev);
1744         pci_enable_io(dev, RL_RES);
1745
1746         /* reinitialize interface if necessary */
1747         if (ifp->if_flags & IFF_UP)
1748                 rl_init(sc);
1749
1750         sc->suspended = 0;
1751
1752         return (0);
1753 }