share/man/man4/ppbus.4

   1 .\" Copyright (c) 1998, 1999 Nicolas Souchu
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
   7 .\" 1. Redistributions of source code must retain the above copyright
   8 .\"    notice, this list of conditions and the following disclaimer.
   9 .\" 2. Redistributions in binary form must reproduce the above copyright
  10 .\"    notice, this list of conditions and the following disclaimer in the
  11 .\"    documentation and/or other materials provided with the distribution.
  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14 .\" ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15 .\" IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .\" $FreeBSD: src/share/man/man4/ppbus.4,v 1.14.2.5 2001/08/17 13:08:39 ru Exp $
  26 .\" $DragonFly: src/share/man/man4/ppbus.4,v 1.3 2006/02/10 19:01:09 swildner Exp $
  27 .\"
  28 .Dd March 1, 1998
  29 .Dt PPBUS 4
  30 .Os
  31 .Sh NAME
  32 .Nm ppbus
  33 .Nd Parallel Port Bus system
  34 .Sh SYNOPSIS
  35 .Cd "device ppbus"
  36 .Pp
  37 .Cd "device vpo"
  38 .Pp
  39 .Cd "device lpt"
  40 .Cd "device plip"
  41 .Cd "device ppi"
  42 .Cd "device pps"
  43 .Cd "device lpbb"
  44 .Sh DESCRIPTION
  45 The
  46 .Em ppbus
  47 system provides a uniform, modular and architecture-independent
  48 system for the implementation of drivers to control various parallel devices,
  49 and to utilize different parallel port chipsets.
  50 .Sh DEVICE DRIVERS
  51 In order to write new drivers or port existing drivers, the ppbus system
  52 provides the following facilities:
  53 .Bl -bullet -offset indent
  54 .It
  55 architecture-independent macros or functions to access parallel ports
  56 .It
  57 mechanism to allow various devices to share the same parallel port
  58 .It
  59 a user interface named
  60 .Xr ppi 4
  61 that allows parallel port access from outside the kernel without conflicting
  62 with kernel-in drivers.
  63 .El
  64 .Ss Developing new drivers
  65 The ppbus system has been designed to support the development of standard
  66 and non-standard software:
  67 .Pp
  68 .Bl -column "Driver" -compact
  69 .It Em Driver Ta Em Description
  70 .It Sy vpo Ta "VPI0 parallel to Adaptec AIC-7110 SCSI controller driver" .
  71 It uses standard and non-standard parallel port accesses.
  72 .It Sy ppi Ta "Parallel port interface for general I/O"
  73 .It Sy pps Ta "Pulse per second Timing Interface"
  74 .It Sy lpbb Ta "Philips official parallel port I2C bit-banging interface"
  75 .El
  76 .Ss Porting existing drivers
  77 Another approach to the ppbus system is to port existing drivers.
  78 Various drivers have already been ported:
  79 .Pp
  80 .Bl -column "Driver" -compact
  81 .It Em Driver Ta Em Description
  82 .It Sy lpt Ta "lpt printer driver"
  83 .It Sy plip Ta "lp parallel network interface driver"
  84 .El
  85 .Pp
  86 ppbus should let you port any other software even from other operating systems
  87 that provide similar services.
  88 .Sh PARALLEL PORT CHIPSETS
  89 Parallel port chipset support is provided by
  90 .Xr ppc 4 .
  91 .Pp
  92 The ppbus system provides functions and macros to allocate a new
  93 parallel port bus, then initialize it and upper peripheral device drivers.
  94 .Pp
  95 ppc makes chipset detection and initialization and then calls ppbus attach
  96 functions to initialize the ppbus system.
  97 .Sh PARALLEL PORT MODEL
  98 The logical parallel port model chosen for the ppbus system is the PC's
  99 parallel port model.
 100 Consequently, for the i386 implementation of ppbus,
 101 most of the services provided by ppc are macros for inb()
 102 and outb() calls.
 103 But, for an other architecture, accesses to one of our logical
 104 registers (data, status, control...) may require more than one I/O access.
 105 .Ss Description
 106 The parallel port may operate in the following modes:
 107 .Bl -bullet -offset indent
 108 .It
 109 compatible mode, also called Centronics mode
 110 .It
 111 bidirectional 8/4-bits mode, also called NIBBLE mode
 112 .It
 113 byte mode, also called PS/2 mode
 114 .It
 115 Extended Capability Port mode, ECP
 116 .It
 117 Enhanced Parallel Port mode, EPP
 118 .It
 119 mixed ECP+EPP or ECP+PS/2 modes
 120 .El
 121 .Ss Compatible mode
 122 This mode defines the protocol used by most PCs to transfer data to a printer.
 123 In this mode, data is placed on the port's data lines, the printer status is
 124 checked for no errors and that it is not busy, and then a data Strobe is
 125 generated by the software to clock the data to the printer.
 126 .Pp
 127 Many I/O controllers have implemented a mode that uses a FIFO buffer to
 128 transfer data with the Compatibility mode protocol.
 129 This mode is referred to as
 130 "Fast Centronics" or "Parallel Port FIFO mode".
 131 .Ss Bidirectional mode
 132 The NIBBLE mode is the most common way to get reverse channel data from a
 133 printer or peripheral.
 134 Combined with the standard host to printer mode, it
 135 provides a complete bidirectional channel.
 136 .Pp
 137 In this mode, outputs are 8-bits long.
 138 Inputs are accomplished by reading
 139 4 of the 8 bits of the status register.
 140 .Ss Byte mode
 141 In this mode, the data register is used either for outputs and inputs.
 142 Then,
 143 any transfer is 8-bits long.
 144 .Ss Extended Capability Port mode
 145 The ECP protocol was proposed as an advanced mode for communication with
 146 printer and scanner type peripherals.
 147 Like the EPP protocol, ECP mode provides
 148 for a high performance bidirectional communication path between the host
 149 adapter and the peripheral.
 150 .Pp
 151 ECP protocol features include:
 152 .Bl -item -offset indent
 153 .It
 154 Run_Length_Encoding (RLE) data compression for host adapters
 155 .It
 156 FIFOs for both the forward and reverse channels
 157 .It
 158 DMA as well as programmed I/O for the host register interface.
 159 .El
 160 .Ss Enhanced Parallel Port mode
 161 The EPP protocol was originally developed as a means to provide a high
 162 performance parallel port link that would still be compatible with the
 163 standard parallel port.
 164 .Pp
 165 The EPP mode has two types of cycle: address and data.
 166 What makes the
 167 difference at hardware level is the strobe of the byte placed on the data
 168 lines.
 169 Data are strobed with nAutofeed, addresses are strobed with
 170 nSelectin signals.
 171 .Pp
 172 A particularity of the ISA implementation of the EPP protocol is that an
 173 EPP cycle fits in an ISA cycle.
 174 In this fashion, parallel port peripherals can
 175 operate at close to the same performance levels as an equivalent ISA plug-in
 176 card.
 177 .Pp
 178 At software level, you may implement the protocol you wish, using data and
 179 address cycles as you want.
 180 This is for the IEEE1284 compatible part.
 181 Then,
 182 peripheral vendors may implement protocol handshake with the following
 183 status lines: PError, nFault and Select.
 184 Try to know how these lines toggle
 185 with your peripheral, allowing the peripheral to request more data, stop the
 186 transfer and so on.
 187 .Pp
 188 At any time, the peripheral may interrupt the host with the nAck signal without
 189 disturbing the current transfer.
 190 .Ss Mixed modes
 191 Some manufacturers, like SMC, have implemented chipsets that support mixed
 192 modes.
 193 With such chipsets, mode switching is available at any time by
 194 accessing the extended control register.
 195 .Sh IEEE1284-1994 Standard
 196 .Ss Background
 197 This standard is also named "IEEE Standard Signaling Method for a
 198 Bidirectional Parallel Peripheral Interface for Personal Computers". It
 199 defines a signaling method for asynchronous, fully interlocked, bidirectional
 200 parallel communications between hosts and printers or other peripherals.
 201 It
 202 also specifies a format for a peripheral identification string and a method of
 203 returning this string to the host outside of the bidirectional data stream.
 204 .Pp
 205 This standard is architecture independent and only specifies dialog handshake
 206 at signal level.
 207 One should refer to architecture specific documentation in
 208 order to manipulate machine dependent registers, mapped memory or other
 209 methods to control these signals.
 210 .Pp
 211 The IEEE1284 protocol is fully oriented with all supported parallel port
 212 modes.
 213 The computer acts as master and the peripheral as slave.
 214 .Pp
 215 Any transfer is defined as a finite state automate.
 216 It allows software to
 217 properly manage the fully interlocked scheme of the signaling method.
 218 The compatible mode is supported "as is" without any negotiation because it
 219 is compatible.
 220 Any other mode must be firstly negotiated by the host to check
 221 it is supported by the peripheral, then to enter one of the forward idle
 222 states.
 223 .Pp
 224 At any time, the slave may want to send data to the host.
 225 This is only
 226 possible from forward idle states (nibble, byte, ecp...).
 227 So, the
 228 host must have previously negotiated to permit the peripheral to
 229 request transfer.
 230 Interrupt lines may be dedicated to the requesting signals
 231 to prevent time consuming polling methods.
 232 .Pp
 233 But peripheral requests are only a hint to the master host.
 234 If the host
 235 accepts the transfer, it must firstly negotiate the reverse mode and then
 236 starts the transfer.
 237 At any time during reverse transfer, the host may
 238 terminate the transfer or the slave may drive wires to signal that no more
 239 data is available.
 240 .Ss Implementation
 241 IEEE1284 Standard support has been implemented at the top of the ppbus system
 242 as a set of procedures that perform high level functions like negotiation,
 243 termination, transfer in any mode without bothering you with low level
 244 characteristics of the standard.
 245 .Pp
 246 IEEE1284 interacts with the ppbus system as least as possible.
 247 That means
 248 you still have to request the ppbus when you want to access it, the negotiate
 249 function doesn't do it for you.
 250 And of course, release it later.
 251 .Sh ARCHITECTURE
 252 .Ss adapter, ppbus and device layers
 253 First, there is the
 254 .Em adapter
 255 layer, the lowest of the ppbus system.
 256 It provides
 257 chipset abstraction throw a set of low level functions that maps the logical
 258 model to the underlying hardware.
 259 .Pp
 260 Secondly, there is the
 261 .Em ppbus
 262 layer that provides functions to:
 263 .Bl -enum -offset indent
 264 .It
 265 share the parallel port bus among the daisy-chain like connected devices
 266 .It
 267 manage devices linked to ppbus
 268 .It
 269 propose an arch-independent interface to access the hardware layer.
 270 .El
 271 .Pp
 272 Finally, the
 273 .Em device
 274 layer gathers the parallel peripheral device drivers.
 275 .Pp
 276 .Ss Parallel modes management
 277 We have to differentiate operating modes at various ppbus system layers.
 278 Actually, ppbus and adapter operating modes on one hands and for each
 279 one, current and available modes are separated.
 280 .Pp
 281 With this level of abstraction a particular chipset may commute from any
 282 native mode the any other mode emulated with extended modes without
 283 disturbing upper layers.
 284 For example, most chipsets support NIBBLE mode as
 285 native and emulated with ECP and/or EPP.
 286 .Pp
 287 This architecture should support IEEE1284-1994 modes.
 288 .Sh FEATURES
 289 .Ss The boot process
 290 The boot process starts with the probe phasis of the
 291 .Xr ppc 4
 292 driver during ISA bus (PC architecture) initialization.
 293 During attachment of
 294 the ppc driver, a new ppbus structure is allocated, then probe and attachment
 295 for this new bus node are called.
 296 .Pp
 297 ppbus attachment tries to detect any PnP parallel peripheral (according to
 298 .%T "Plug and Play Parallel Port Devices"
 299 draft from (c)1993-4 Microsoft Corporation)
 300 then probes and attaches known device drivers.
 301 .Pp
 302 During probe, device drivers are supposed to request the ppbus and try to
 303 set their operating mode.
 304 This mode will be saved in the context structure and
 305 returned each time the driver requests the ppbus.
 306 .Ss Bus allocation and interrupts
 307 ppbus allocation is mandatory not to corrupt I/O of other devices.
 308 An other
 309 usage of ppbus allocation is to reserve the port and receive incoming
 310 interrupts.
 311 .Pp
 312 High level interrupt handlers are connected to the ppbus system thanks to the
 313 newbus
 314 .Fn BUS_SETUP_INTR
 315 and
 316 .Fn BUS_TEARDOWN_INTR
 317 functions.
 318 But, in order to attach a handler, drivers must
 319 own the bus.
 320 Consequently, a ppbus request is mandatory in order to call the above
 321 functions (see existing drivers for more info). Note that the interrupt handler
 322 is automatically released when the ppbus is released.
 323 .Ss Microsequences
 324 .Em Microsequences
 325 is a general purpose mechanism to allow fast low-level
 326 manipulation of the parallel port.
 327 Microsequences may be used to do either
 328 standard (in IEEE1284 modes) or non-standard transfers.
 329 The philosophy of
 330 microsequences is to avoid the overhead of the ppbus layer and do most of
 331 the job at adapter level.
 332 .Pp
 333 A microsequence is an array of opcodes and parameters.
 334 Each opcode codes an
 335 operation (opcodes are described in
 336 .Xr microseq 9 ) .
 337 Standard I/O operations are implemented at ppbus level whereas basic I/O
 338 operations and microseq language are coded at adapter level for efficiency.
 339 .Pp
 340 As an example, the
 341 .Xr vpo 4
 342 driver uses microsequences to implement:
 343 .Bl -bullet -offset indent
 344 .It
 345 a modified version of the NIBBLE transfer mode
 346 .It
 347 various I/O sequences to initialize, select and allocate the peripheral
 348 .El
 349 .Sh SEE ALSO
 350 .Xr lpt 4 ,
 351 .Xr plip 4 ,
 352 .Xr ppc 4 ,
 353 .Xr ppi 4 ,
 354 .Xr vpo 4
 355 .Sh HISTORY
 356 The
 357 .Nm
 358 manual page first appeared in
 359 .Fx 3.0 .
 360 .Sh AUTHORS
 361 This
 362 manual page was written by
 363 .An Nicolas Souchu .