sys/platform/pc64/apic/apic_abi.c

   1 /*
   2  * Copyright (c) 1991 The Regents of the University of California.
   3  * Copyright (c) 1996, by Steve Passe.  All rights reserved.
   4  * Copyright (c) 2005,2008 The DragonFly Project.  All rights reserved.
   5  * All rights reserved.
   6  *
   7  * This code is derived from software contributed to The DragonFly Project
   8  * by Matthew Dillon <dillon@backplane.com>
   9  *
  10  * This code is derived from software contributed to Berkeley by
  11  * William Jolitz.
  12  *
  13  * Redistribution and use in source and binary forms, with or without
  14  * modification, are permitted provided that the following conditions
  15  * are met:
  16  *
  17  * 1. Redistributions of source code must retain the above copyright
  18  *    notice, this list of conditions and the following disclaimer.
  19  * 2. Redistributions in binary form must reproduce the above copyright
  20  *    notice, this list of conditions and the following disclaimer in
  21  *    the documentation and/or other materials provided with the
  22  *    distribution.
  23  * 3. Neither the name of The DragonFly Project nor the names of its
  24  *    contributors may be used to endorse or promote products derived
  25  *    from this software without specific, prior written permission.
  26  *
  27  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  28  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  29  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  30  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN NO EVENT SHALL THE
  31  * COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  32  * INCIDENTAL, SPECIAL, EXEMPLARY OR CONSEQUENTIAL DAMAGES (INCLUDING,
  33  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  34  * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
  35  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  36  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT
  37  * OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  38  * SUCH DAMAGE.
  39  *
  40  * $DragonFly: src/sys/platform/pc64/apic/apic_abi.c,v 1.1 2008/08/29 17:07:12 dillon Exp $
  41  */
  42
  43 #include <sys/param.h>
  44 #include <sys/systm.h>
  45 #include <sys/kernel.h>
  46 #include <sys/machintr.h>
  47 #include <sys/interrupt.h>
  48 #include <sys/bus.h>
  49
  50 #include <machine/smp.h>
  51 #include <machine/segments.h>
  52 #include <machine/md_var.h>
  53 #include <machine/clock.h>      /* apic_8254_intr */
  54 #include <machine_base/isa/intr_machdep.h>
  55 #include <machine_base/icu/icu.h>
  56 #include <machine/globaldata.h>
  57
  58 #include <sys/thread2.h>
  59
  60 #include "apic_ipl.h"
  61
  62 #ifdef APIC_IO
  63
  64 extern void APIC_INTREN(int);
  65 extern void APIC_INTRDIS(int);
  66
  67 extern inthand_t
  68         IDTVEC(apic_fastintr0), IDTVEC(apic_fastintr1),
  69         IDTVEC(apic_fastintr2), IDTVEC(apic_fastintr3),
  70         IDTVEC(apic_fastintr4), IDTVEC(apic_fastintr5),
  71         IDTVEC(apic_fastintr6), IDTVEC(apic_fastintr7),
  72         IDTVEC(apic_fastintr8), IDTVEC(apic_fastintr9),
  73         IDTVEC(apic_fastintr10), IDTVEC(apic_fastintr11),
  74         IDTVEC(apic_fastintr12), IDTVEC(apic_fastintr13),
  75         IDTVEC(apic_fastintr14), IDTVEC(apic_fastintr15),
  76         IDTVEC(apic_fastintr16), IDTVEC(apic_fastintr17),
  77         IDTVEC(apic_fastintr18), IDTVEC(apic_fastintr19),
  78         IDTVEC(apic_fastintr20), IDTVEC(apic_fastintr21),
  79         IDTVEC(apic_fastintr22), IDTVEC(apic_fastintr23);
  80
  81 static int apic_setvar(int, const void *);
  82 static int apic_getvar(int, void *);
  83 static int apic_vectorctl(int, int, int);
  84 static void apic_finalize(void);
  85 static void apic_cleanup(void);
  86
  87 static inthand_t *apic_fastintr[APIC_HWI_VECTORS] = {
  88         &IDTVEC(apic_fastintr0), &IDTVEC(apic_fastintr1),
  89         &IDTVEC(apic_fastintr2), &IDTVEC(apic_fastintr3),
  90         &IDTVEC(apic_fastintr4), &IDTVEC(apic_fastintr5),
  91         &IDTVEC(apic_fastintr6), &IDTVEC(apic_fastintr7),
  92         &IDTVEC(apic_fastintr8), &IDTVEC(apic_fastintr9),
  93         &IDTVEC(apic_fastintr10), &IDTVEC(apic_fastintr11),
  94         &IDTVEC(apic_fastintr12), &IDTVEC(apic_fastintr13),
  95         &IDTVEC(apic_fastintr14), &IDTVEC(apic_fastintr15),
  96         &IDTVEC(apic_fastintr16), &IDTVEC(apic_fastintr17),
  97         &IDTVEC(apic_fastintr18), &IDTVEC(apic_fastintr19),
  98         &IDTVEC(apic_fastintr20), &IDTVEC(apic_fastintr21),
  99         &IDTVEC(apic_fastintr22), &IDTVEC(apic_fastintr23)
 100 };
 101
 102 static int apic_imcr_present;
 103
 104 struct machintr_abi MachIntrABI = {
 105         MACHINTR_APIC,
 106         .intrdis =      APIC_INTRDIS,
 107         .intren =       APIC_INTREN,
 108         .vectorctl =    apic_vectorctl,
 109         .setvar =       apic_setvar,
 110         .getvar =       apic_getvar,
 111         .finalize =     apic_finalize,
 112         .cleanup =      apic_cleanup
 113 };
 114
 115 static int
 116 apic_setvar(int varid, const void *buf)
 117 {
 118     int error = 0;
 119
 120     switch(varid) {
 121     case MACHINTR_VAR_IMCR_PRESENT:
 122         apic_imcr_present = *(const int *)buf;
 123         break;
 124     default:
 125         error = ENOENT;
 126         break;
 127     }
 128     return (error);
 129 }
 130
 131 static int
 132 apic_getvar(int varid, void *buf)
 133 {
 134     int error = 0;
 135
 136     switch(varid) {
 137     case MACHINTR_VAR_IMCR_PRESENT:
 138         *(int *)buf = apic_imcr_present;
 139         break;
 140     default:
 141         error = ENOENT;
 142         break;
 143     }
 144     return (error);
 145 }
 146
 147 /*
 148  * Called before interrupts are physically enabled, this routine does the
 149  * final configuration of the BSP's local APIC:
 150  *
 151  *  - disable 'pic mode'.
 152  *  - disable 'virtual wire mode'.
 153  *  - enable NMI.
 154  */
 155 static void
 156 apic_finalize(void)
 157 {
 158     u_int32_t   temp;
 159
 160     /*
 161      * If an IMCR is present, program bit 0 to disconnect the 8259
 162      * from the BSP.  The 8259 may still be connected to LINT0 on
 163      * the BSP's LAPIC.
 164      */
 165     if (apic_imcr_present) {
 166         outb(0x22, 0x70);       /* select IMCR */
 167         outb(0x23, 0x01);       /* disconnect 8259 */
 168     }
 169
 170     /*
 171      * Setup lint0 (the 8259 'virtual wire' connection).  We
 172      * mask the interrupt, completing the disconnection of the
 173      * 8259.
 174      */
 175     temp = lapic->lvt_lint0;
 176     temp |= APIC_LVT_MASKED;
 177     lapic->lvt_lint0 = temp;
 178
 179     /*
 180      * setup lint1 to handle an NMI
 181      */
 182     temp = lapic->lvt_lint1;
 183     temp &= ~APIC_LVT_MASKED;
 184     lapic->lvt_lint1 = temp;
 185
 186     if (bootverbose)
 187         apic_dump("bsp_apic_configure()");
 188 }
 189
 190 /*
 191  * This routine is called after physical interrupts are enabled but before
 192  * the critical section is released.  We need to clean out any interrupts
 193  * that had already been posted to the cpu.
 194  */
 195 static void
 196 apic_cleanup(void)
 197 {
 198         mdcpu->gd_fpending = 0;
 199 }
 200
 201 static
 202 int
 203 apic_vectorctl(int op, int intr, int flags)
 204 {
 205     int error;
 206     int vector;
 207     int select;
 208     u_int32_t value;
 209     u_long ef;
 210
 211     if (intr < 0 || intr >= APIC_HWI_VECTORS)
 212         return (EINVAL);
 213
 214     ef = read_rflags();
 215     cpu_disable_intr();
 216     error = 0;
 217
 218     switch(op) {
 219     case MACHINTR_VECTOR_SETUP:
 220         vector = TPR_FAST_INTS + intr;
 221         setidt(vector, apic_fastintr[intr], SDT_SYSIGT, SEL_KPL, 0);
 222
 223         /*
 224          * Now reprogram the vector in the IO APIC.  In order to avoid
 225          * losing an EOI for a level interrupt, which is vector based,
 226          * make sure that the IO APIC is programmed for edge-triggering
 227          * first, then reprogrammed with the new vector.  This should
 228          * clear the IRR bit.
 229          */
 230         if (int_to_apicintpin[intr].ioapic >= 0) {
 231             imen_lock();
 232             select = int_to_apicintpin[intr].redirindex;
 233             value = io_apic_read(int_to_apicintpin[intr].ioapic, select);
 234             io_apic_write(int_to_apicintpin[intr].ioapic,
 235                           select, (value & ~APIC_TRIGMOD_MASK));
 236             io_apic_write(int_to_apicintpin[intr].ioapic,
 237                           select, (value & ~IOART_INTVEC) | vector);
 238             imen_unlock();
 239         }
 240         machintr_intren(intr);
 241         break;
 242     case MACHINTR_VECTOR_TEARDOWN:
 243         /*
 244          * Teardown an interrupt vector.  The vector should already be
 245          * installed in the cpu's IDT, but make sure.
 246          */
 247         machintr_intrdis(intr);
 248         vector = TPR_FAST_INTS + intr;
 249         setidt(vector, apic_fastintr[intr], SDT_SYSIGT, SEL_KPL, 0);
 250
 251         /*
 252          * And then reprogram the IO APIC to point to the SLOW vector (it may
 253          * have previously been pointed to the FAST version of the vector).
 254          * This will allow us to keep track of spurious interrupts.
 255          *
 256          * In order to avoid losing an EOI for a level interrupt, which is
 257          * vector based, make sure that the IO APIC is programmed for
 258          * edge-triggering first, then reprogrammed with the new vector.
 259          * This should clear the IRR bit.
 260          */
 261         if (int_to_apicintpin[intr].ioapic >= 0) {
 262             imen_lock();
 263             select = int_to_apicintpin[intr].redirindex;
 264             value = io_apic_read(int_to_apicintpin[intr].ioapic, select);
 265             io_apic_write(int_to_apicintpin[intr].ioapic,
 266                           select, (value & ~APIC_TRIGMOD_MASK));
 267             io_apic_write(int_to_apicintpin[intr].ioapic,
 268                           select, (value & ~IOART_INTVEC) | vector);
 269             imen_unlock();
 270         }
 271         break;
 272     case MACHINTR_VECTOR_SETDEFAULT:
 273         /*
 274          * This is a just-in-case an int pin is running through the 8259
 275          * when we don't expect it to, or an IO APIC pin somehow wound
 276          * up getting enabled without us specifically programming it in
 277          * this ABI.  Note that IO APIC pins are by default programmed
 278          * to IDT_OFFSET + intr.
 279          */
 280         vector = IDT_OFFSET + intr;
 281         setidt(vector, apic_fastintr[intr], SDT_SYSIGT, SEL_KPL, 0);
 282         break;
 283     default:
 284         error = EOPNOTSUPP;
 285         break;
 286     }
 287
 288     write_rflags(ef);
 289     return (error);
 290 }
 291
 292 #endif
 293