sys/platform/pc64/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 volatile lapic_t *lapic;
  46
  47 static void     lapic_timer_calibrate(void);
  48 static void     lapic_timer_set_divisor(int);
  49 static void     lapic_timer_fixup_handler(void *);
  50 static void     lapic_timer_restart_handler(void *);
  51
  52 void            lapic_timer_process(void);
  53 void            lapic_timer_process_frame(struct intrframe *);
  54
  55 static int      lapic_timer_enable = 1;
  56 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  57
  58 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  59 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  60 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  61 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  62
  63 static struct cputimer_intr lapic_cputimer_intr = {
  64         .freq = 0,
  65         .reload = lapic_timer_intr_reload,
  66         .enable = lapic_timer_intr_enable,
  67         .config = cputimer_intr_default_config,
  68         .restart = lapic_timer_intr_restart,
  69         .pmfixup = lapic_timer_intr_pmfixup,
  70         .initclock = cputimer_intr_default_initclock,
  71         .next = SLIST_ENTRY_INITIALIZER,
  72         .name = "lapic",
  73         .type = CPUTIMER_INTR_LAPIC,
  74         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  75         .caps = CPUTIMER_INTR_CAP_NONE
  76 };
  77
  78 /*
  79  * pointers to pmapped apic hardware.
  80  */
  81
  82 volatile ioapic_t       **ioapic;
  83
  84 static int              lapic_timer_divisor_idx = -1;
  85 static const uint32_t   lapic_timer_divisors[] = {
  86         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  87         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  88 };
  89 #define APIC_TIMER_NDIVISORS \
  90         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  91
  92
  93 void
  94 lapic_eoi(void)
  95 {
  96
  97         lapic->eoi = 0;
  98 }
  99
 100 /*
 101  * Enable APIC, configure interrupts.
 102  */
 103 void
 104 apic_initialize(boolean_t bsp)
 105 {
 106         uint32_t timer;
 107         u_int   temp;
 108
 109         /*
 110          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
 111          * aggregate interrupt input from the 8259.  The INTA cycle
 112          * will be routed to the external controller (the 8259) which
 113          * is expected to supply the vector.
 114          *
 115          * Must be setup edge triggered, active high.
 116          *
 117          * Disable LVT1 on the APs.  It doesn't matter what delivery
 118          * mode we use because we leave it masked.
 119          */
 120         temp = lapic->lvt_lint0;
 121         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 122                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 123         if (mycpu->gd_cpuid == 0)
 124                 temp |= APIC_LVT_DM_EXTINT;
 125         else
 126                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 127         lapic->lvt_lint0 = temp;
 128
 129         /*
 130          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 131          */
 132         temp = lapic->lvt_lint1;
 133         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 134                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 135         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 136         lapic->lvt_lint1 = temp;
 137
 138         /*
 139          * Mask the apic error interrupt, apic performance counter
 140          * interrupt.
 141          */
 142         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 143         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 144
 145         /* Set apic timer vector and mask the apic timer interrupt. */
 146         timer = lapic->lvt_timer;
 147         timer &= ~APIC_LVTT_VECTOR;
 148         timer |= XTIMER_OFFSET;
 149         timer |= APIC_LVTT_MASKED;
 150         lapic->lvt_timer = timer;
 151
 152         /*
 153          * Set the Task Priority Register as needed.   At the moment allow
 154          * interrupts on all cpus (the APs will remain CLId until they are
 155          * ready to deal).  We could disable all but IPIs by setting
 156          * temp |= TPR_IPI_ONLY for cpu != 0.
 157          */
 158         temp = lapic->tpr;
 159         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 160 #ifndef APIC_IO
 161         /*
 162          * If we are NOT running the IO APICs, the LAPIC will only be used
 163          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 164          */
 165         temp |= TPR_IPI_ONLY;
 166 #endif
 167
 168         lapic->tpr = temp;
 169
 170         /*
 171          * enable the local APIC
 172          */
 173         temp = lapic->svr;
 174         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 175         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 176
 177         /*
 178          * Set the spurious interrupt vector.  The low 4 bits of the vector
 179          * must be 1111.
 180          */
 181         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 182                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 183         temp &= ~APIC_SVR_VECTOR;
 184         temp |= XSPURIOUSINT_OFFSET;
 185
 186         lapic->svr = temp;
 187
 188         /*
 189          * Pump out a few EOIs to clean out interrupts that got through
 190          * before we were able to set the TPR.
 191          */
 192         lapic_eoi();
 193         lapic_eoi();
 194         lapic_eoi();
 195
 196         if (bsp) {
 197                 lapic_timer_calibrate();
 198                 if (lapic_timer_enable) {
 199                         cputimer_intr_register(&lapic_cputimer_intr);
 200                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 201                 }
 202         } else {
 203                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 204         }
 205
 206         if (bootverbose)
 207                 apic_dump("apic_initialize()");
 208 }
 209
 210
 211 static void
 212 lapic_timer_set_divisor(int divisor_idx)
 213 {
 214         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 215         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 216 }
 217
 218 static void
 219 lapic_timer_oneshot(u_int count)
 220 {
 221         uint32_t value;
 222
 223         value = lapic->lvt_timer;
 224         value &= ~APIC_LVTT_PERIODIC;
 225         lapic->lvt_timer = value;
 226         lapic->icr_timer = count;
 227 }
 228
 229 static void
 230 lapic_timer_oneshot_quick(u_int count)
 231 {
 232         lapic->icr_timer = count;
 233 }
 234
 235 static void
 236 lapic_timer_calibrate(void)
 237 {
 238         sysclock_t value;
 239
 240         /* Try to calibrate the local APIC timer. */
 241         for (lapic_timer_divisor_idx = 0;
 242              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 243              lapic_timer_divisor_idx++) {
 244                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 245                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 246                 DELAY(2000000);
 247                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 248                 if (value != APIC_TIMER_MAX_COUNT)
 249                         break;
 250         }
 251         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 252                 panic("lapic: no proper timer divisor?!\n");
 253         lapic_cputimer_intr.freq = value / 2;
 254
 255         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 256                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 257 }
 258
 259 static void
 260 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 261 {
 262         sysclock_t count;
 263
 264         gd->gd_timer_running = 0;
 265
 266         count = sys_cputimer->count();
 267         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 268                 systimer_intr(&count, 0, frame);
 269 }
 270
 271 void
 272 lapic_timer_process(void)
 273 {
 274         lapic_timer_process_oncpu(mycpu, NULL);
 275 }
 276
 277 void
 278 lapic_timer_process_frame(struct intrframe *frame)
 279 {
 280         lapic_timer_process_oncpu(mycpu, frame);
 281 }
 282
 283 static void
 284 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 285 {
 286         struct globaldata *gd = mycpu;
 287
 288         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 289         if (reload < 2)
 290                 reload = 2;
 291
 292         if (gd->gd_timer_running) {
 293                 if (reload < lapic->ccr_timer)
 294                         lapic_timer_oneshot_quick(reload);
 295         } else {
 296                 gd->gd_timer_running = 1;
 297                 lapic_timer_oneshot_quick(reload);
 298         }
 299 }
 300
 301 static void
 302 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 303 {
 304         uint32_t timer;
 305
 306         timer = lapic->lvt_timer;
 307         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 308         lapic->lvt_timer = timer;
 309
 310         lapic_timer_fixup_handler(NULL);
 311 }
 312
 313 static void
 314 lapic_timer_fixup_handler(void *arg)
 315 {
 316         int *started = arg;
 317
 318         if (started != NULL)
 319                 *started = 0;
 320
 321         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 322                 /*
 323                  * Detect the presence of C1E capability mostly on latest
 324                  * dual-cores (or future) k8 family.  This feature renders
 325                  * the local APIC timer dead, so we disable it by reading
 326                  * the Interrupt Pending Message register and clearing both
 327                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 328                  *
 329                  * Reference:
 330                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 331                  *    Family 0Fh Processors"
 332                  *   #32559 revision 3.00
 333                  */
 334                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 335                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 336                         uint64_t msr;
 337
 338                         msr = rdmsr(0xc0010055);
 339                         if (msr & 0x18000000) {
 340                                 struct globaldata *gd = mycpu;
 341
 342                                 kprintf("cpu%d: AMD C1E detected\n",
 343                                         gd->gd_cpuid);
 344                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 345
 346                                 /*
 347                                  * We are kinda stalled;
 348                                  * kick start again.
 349                                  */
 350                                 gd->gd_timer_running = 1;
 351                                 lapic_timer_oneshot_quick(2);
 352
 353                                 if (started != NULL)
 354                                         *started = 1;
 355                         }
 356                 }
 357         }
 358 }
 359
 360 static void
 361 lapic_timer_restart_handler(void *dummy __unused)
 362 {
 363         int started;
 364
 365         lapic_timer_fixup_handler(&started);
 366         if (!started) {
 367                 struct globaldata *gd = mycpu;
 368
 369                 gd->gd_timer_running = 1;
 370                 lapic_timer_oneshot_quick(2);
 371         }
 372 }
 373
 374 /*
 375  * This function is called only by ACPI-CA code currently:
 376  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 377  *   module controls PM.  So once ACPI-CA is attached, we try
 378  *   to apply the fixup to prevent LAPIC timer from hanging.
 379  */
 380 static void
 381 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 382 {
 383         lwkt_send_ipiq_mask(smp_active_mask,
 384                             lapic_timer_fixup_handler, NULL);
 385 }
 386
 387 static void
 388 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 389 {
 390         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 391 }
 392
 393
 394 /*
 395  * dump contents of local APIC registers
 396  */
 397 void
 398 apic_dump(char* str)
 399 {
 400         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 401         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 402                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 403 }
 404
 405
 406 #if defined(APIC_IO)
 407
 408 /*
 409  * IO APIC code,
 410  */
 411
 412 #define IOAPIC_ISA_INTS         16
 413 #define REDIRCNT_IOAPIC(A) \
 414             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 415
 416 static int trigger (int apic, int pin, u_int32_t * flags);
 417 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 418
 419 #define DEFAULT_FLAGS           \
 420         ((u_int32_t)            \
 421          (IOART_INTMSET |       \
 422           IOART_DESTPHY |       \
 423           IOART_DELLOPRI))
 424
 425 #define DEFAULT_ISA_FLAGS       \
 426         ((u_int32_t)            \
 427          (IOART_INTMSET |       \
 428           IOART_TRGREDG |       \
 429           IOART_INTAHI |        \
 430           IOART_DESTPHY |       \
 431           IOART_DELLOPRI))
 432
 433 void
 434 io_apic_set_id(int apic, int id)
 435 {
 436         u_int32_t ux;
 437
 438         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 439         if (((ux & APIC_ID_MASK) >> 24) != id) {
 440                 kprintf("Changing APIC ID for IO APIC #%d"
 441                        " from %d to %d on chip\n",
 442                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 443                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 444                 ux |= (id << 24);
 445                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 446                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 447                 if (((ux & APIC_ID_MASK) >> 24) != id)
 448                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 449                               apic, ux);
 450         }
 451 }
 452
 453
 454 int
 455 io_apic_get_id(int apic)
 456 {
 457   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 458 }
 459
 460
 461
 462 /*
 463  * Setup the IO APIC.
 464  */
 465
 466 extern int      apic_pin_trigger;       /* 'opaque' */
 467
 468 void
 469 io_apic_setup_intpin(int apic, int pin)
 470 {
 471         int bus, bustype, irq;
 472         u_char          select;         /* the select register is 8 bits */
 473         u_int32_t       flags;          /* the window register is 32 bits */
 474         u_int32_t       target;         /* the window register is 32 bits */
 475         u_int32_t       vector;         /* the window register is 32 bits */
 476         int             level;
 477         int             cpuid;
 478         char            envpath[32];
 479
 480         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 481
 482         /*
 483          * Always clear an IO APIC pin before [re]programming it.  This is
 484          * particularly important if the pin is set up for a level interrupt
 485          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 486          * vector any EOI from pending ints on this pin could be lost and
 487          * IRR might never get reset.
 488          *
 489          * To fix this problem, clear the vector and make sure it is
 490          * programmed as an edge interrupt.  This should theoretically
 491          * clear IRR so we can later, safely program it as a level
 492          * interrupt.
 493          */
 494         imen_lock();
 495
 496         flags = io_apic_read(apic, select) & IOART_RESV;
 497         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 498         flags |= IOART_DESTPHY | IOART_DELFIXED;
 499
 500         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 501         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 502
 503         vector = 0;
 504
 505         io_apic_write(apic, select, flags | vector);
 506         io_apic_write(apic, select + 1, target);
 507
 508         imen_unlock();
 509
 510         /*
 511          * We only deal with vectored interrupts here.  ? documentation is
 512          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 513          * vs ExTINT, etc.
 514          *
 515          * This test also catches unconfigured pins.
 516          */
 517         if (apic_int_type(apic, pin) != 0)
 518                 return;
 519
 520         /*
 521          * Leave the pin unprogrammed if it does not correspond to
 522          * an IRQ.
 523          */
 524         irq = apic_irq(apic, pin);
 525         if (irq < 0)
 526                 return;
 527
 528         /* determine the bus type for this pin */
 529         bus = apic_src_bus_id(apic, pin);
 530         if (bus < 0)
 531                 return;
 532         bustype = apic_bus_type(bus);
 533
 534         if ((bustype == ISA) &&
 535             (pin < IOAPIC_ISA_INTS) &&
 536             (irq == pin) &&
 537             (apic_polarity(apic, pin) == 0x1) &&
 538             (apic_trigger(apic, pin) == 0x3)) {
 539                 /*
 540                  * A broken BIOS might describe some ISA
 541                  * interrupts as active-high level-triggered.
 542                  * Use default ISA flags for those interrupts.
 543                  */
 544                 flags = DEFAULT_ISA_FLAGS;
 545         } else {
 546                 /*
 547                  * Program polarity and trigger mode according to
 548                  * interrupt entry.
 549                  */
 550                 flags = DEFAULT_FLAGS;
 551                 level = trigger(apic, pin, &flags);
 552                 if (level == 1)
 553                         apic_pin_trigger |= (1 << irq);
 554                 polarity(apic, pin, &flags, level);
 555         }
 556
 557         cpuid = 0;
 558         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 559         kgetenv_int(envpath, &cpuid);
 560
 561         /* ncpus may not be available yet */
 562         if (cpuid > mp_naps)
 563                 cpuid = 0;
 564
 565         if (bootverbose) {
 566                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 567                        apic, pin, irq, cpuid);
 568         }
 569
 570         /*
 571          * Program the appropriate registers.  This routing may be
 572          * overridden when an interrupt handler for a device is
 573          * actually added (see register_int(), which calls through
 574          * the MACHINTR ABI to set up an interrupt handler/vector).
 575          *
 576          * The order in which we must program the two registers for
 577          * safety is unclear! XXX
 578          */
 579         imen_lock();
 580
 581         vector = IDT_OFFSET + irq;                      /* IDT vec */
 582         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 583         /* Deliver all interrupts to CPU0 (BSP) */
 584         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 585                   IOART_HI_DEST_MASK;
 586         flags |= io_apic_read(apic, select) & IOART_RESV;
 587         io_apic_write(apic, select, flags | vector);
 588         io_apic_write(apic, select + 1, target);
 589
 590         imen_unlock();
 591 }
 592
 593 int
 594 io_apic_setup(int apic)
 595 {
 596         int             maxpin;
 597         int             pin;
 598
 599         if (apic == 0)
 600                 apic_pin_trigger = 0;   /* default to edge-triggered */
 601
 602         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 603         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 604
 605         for (pin = 0; pin < maxpin; ++pin) {
 606                 io_apic_setup_intpin(apic, pin);
 607         }
 608         while (pin < 32) {
 609                 if (apic_int_type(apic, pin) >= 0) {
 610                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 611                                 " cannot program!\n", apic, pin);
 612                 }
 613                 ++pin;
 614         }
 615
 616         /* return GOOD status */
 617         return 0;
 618 }
 619 #undef DEFAULT_ISA_FLAGS
 620 #undef DEFAULT_FLAGS
 621
 622
 623 #define DEFAULT_EXTINT_FLAGS    \
 624         ((u_int32_t)            \
 625          (IOART_INTMSET |       \
 626           IOART_TRGREDG |       \
 627           IOART_INTAHI |        \
 628           IOART_DESTPHY |       \
 629           IOART_DELLOPRI))
 630
 631 /*
 632  * XXX this function is only used by 8254 setup
 633  * Setup the source of External INTerrupts.
 634  */
 635 int
 636 ext_int_setup(int apic, int intr)
 637 {
 638         u_char  select;         /* the select register is 8 bits */
 639         u_int32_t flags;        /* the window register is 32 bits */
 640         u_int32_t target;       /* the window register is 32 bits */
 641         u_int32_t vector;       /* the window register is 32 bits */
 642         int cpuid;
 643         char envpath[32];
 644
 645         if (apic_int_type(apic, intr) != 3)
 646                 return -1;
 647
 648         cpuid = 0;
 649         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 650         kgetenv_int(envpath, &cpuid);
 651
 652         /* ncpus may not be available yet */
 653         if (cpuid > mp_naps)
 654                 cpuid = 0;
 655
 656         /* Deliver interrupts to CPU0 (BSP) */
 657         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 658                  IOART_HI_DEST_MASK;
 659         select = IOAPIC_REDTBL0 + (2 * intr);
 660         vector = IDT_OFFSET + intr;
 661         flags = DEFAULT_EXTINT_FLAGS;
 662
 663         io_apic_write(apic, select, flags | vector);
 664         io_apic_write(apic, select + 1, target);
 665
 666         return 0;
 667 }
 668 #undef DEFAULT_EXTINT_FLAGS
 669
 670
 671 /*
 672  * Set the trigger level for an IO APIC pin.
 673  */
 674 static int
 675 trigger(int apic, int pin, u_int32_t * flags)
 676 {
 677         int     id;
 678         int     eirq;
 679         int     level;
 680         static int intcontrol = -1;
 681
 682         switch (apic_trigger(apic, pin)) {
 683
 684         case 0x00:
 685                 break;
 686
 687         case 0x01:
 688                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 689                 return 0;
 690
 691         case 0x03:
 692                 *flags |= IOART_TRGRLVL;
 693                 return 1;
 694
 695         case -1:
 696         default:
 697                 goto bad;
 698         }
 699
 700         if ((id = apic_src_bus_id(apic, pin)) == -1)
 701                 goto bad;
 702
 703         switch (apic_bus_type(id)) {
 704         case ISA:
 705                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 706                 return 0;
 707
 708         case EISA:
 709                 eirq = apic_src_bus_irq(apic, pin);
 710
 711                 if (eirq < 0 || eirq > 15) {
 712                         kprintf("EISA IRQ %d?!?!\n", eirq);
 713                         goto bad;
 714                 }
 715
 716                 if (intcontrol == -1) {
 717                         intcontrol = inb(ELCR1) << 8;
 718                         intcontrol |= inb(ELCR0);
 719                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 720                 }
 721
 722                 /* Use ELCR settings to determine level or edge mode */
 723                 level = (intcontrol >> eirq) & 1;
 724
 725                 /*
 726                  * Note that on older Neptune chipset based systems, any
 727                  * pci interrupts often show up here and in the ELCR as well
 728                  * as level sensitive interrupts attributed to the EISA bus.
 729                  */
 730
 731                 if (level)
 732                         *flags |= IOART_TRGRLVL;
 733                 else
 734                         *flags &= ~IOART_TRGRLVL;
 735
 736                 return level;
 737
 738         case PCI:
 739                 *flags |= IOART_TRGRLVL;
 740                 return 1;
 741
 742         case -1:
 743         default:
 744                 goto bad;
 745         }
 746
 747 bad:
 748         panic("bad APIC IO INT flags");
 749 }
 750
 751
 752 /*
 753  * Set the polarity value for an IO APIC pin.
 754  */
 755 static void
 756 polarity(int apic, int pin, u_int32_t * flags, int level)
 757 {
 758         int     id;
 759
 760         switch (apic_polarity(apic, pin)) {
 761
 762         case 0x00:
 763                 break;
 764
 765         case 0x01:
 766                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 767                 return;
 768
 769         case 0x03:
 770                 *flags |= IOART_INTALO;
 771                 return;
 772
 773         case -1:
 774         default:
 775                 goto bad;
 776         }
 777
 778         if ((id = apic_src_bus_id(apic, pin)) == -1)
 779                 goto bad;
 780
 781         switch (apic_bus_type(id)) {
 782         case ISA:
 783                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 784                 return;
 785
 786         case EISA:
 787                 /* polarity converter always gives active high */
 788                 *flags &= ~IOART_INTALO;
 789                 return;
 790
 791         case PCI:
 792                 *flags |= IOART_INTALO;
 793                 return;
 794
 795         case -1:
 796         default:
 797                 goto bad;
 798         }
 799
 800 bad:
 801         panic("bad APIC IO INT flags");
 802 }
 803
 804
 805 /*
 806  * Print contents of apic_imen.
 807  */
 808 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 809 void
 810 imen_dump(void)
 811 {
 812         int x;
 813
 814         kprintf("SMP: enabled INTs: ");
 815         for (x = 0; x < 24; ++x)
 816                 if ((apic_imen & (1 << x)) == 0)
 817                         kprintf("%d, ", x);
 818         kprintf("apic_imen: 0x%08x\n", apic_imen);
 819 }
 820
 821
 822 /*
 823  * Inter Processor Interrupt functions.
 824  */
 825
 826 #endif  /* APIC_IO */
 827
 828 /*
 829  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 830  *
 831  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 832  *  vector is any valid SYSTEM INT vector
 833  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 834  *
 835  * A backlog of requests can create a deadlock between cpus.  To avoid this
 836  * we have to be able to accept IPIs at the same time we are trying to send
 837  * them.  The critical section prevents us from attempting to send additional
 838  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 839  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 840  * to occur but fortunately it does not happen too often.
 841  */
 842 int
 843 apic_ipi(int dest_type, int vector, int delivery_mode)
 844 {
 845         u_long  icr_lo;
 846
 847         crit_enter();
 848         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 849             unsigned long rflags = read_rflags();
 850             cpu_enable_intr();
 851             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 852                 lwkt_process_ipiq();
 853             }
 854             write_rflags(rflags);
 855         }
 856
 857         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 858                 delivery_mode | vector;
 859         lapic->icr_lo = icr_lo;
 860         crit_exit();
 861         return 0;
 862 }
 863
 864 void
 865 single_apic_ipi(int cpu, int vector, int delivery_mode)
 866 {
 867         u_long  icr_lo;
 868         u_long  icr_hi;
 869
 870         crit_enter();
 871         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 872             unsigned long rflags = read_rflags();
 873             cpu_enable_intr();
 874             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 875                 lwkt_process_ipiq();
 876             }
 877             write_rflags(rflags);
 878         }
 879         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 880         icr_hi |= (CPU_TO_ID(cpu) << 24);
 881         lapic->icr_hi = icr_hi;
 882
 883         /* build ICR_LOW */
 884         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 885             | APIC_DEST_DESTFLD | delivery_mode | vector;
 886
 887         /* write APIC ICR */
 888         lapic->icr_lo = icr_lo;
 889         crit_exit();
 890 }
 891
 892 #if 0
 893
 894 /*
 895  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 896  *
 897  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 898  * to the target, and the scheduler does not 'poll' for IPI messages.
 899  */
 900 int
 901 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 902 {
 903         u_long  icr_lo;
 904         u_long  icr_hi;
 905
 906         crit_enter();
 907         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 908             crit_exit();
 909             return(0);
 910         }
 911         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 912         icr_hi |= (CPU_TO_ID(cpu) << 24);
 913         lapic->icr_hi = icr_hi;
 914
 915         /* build IRC_LOW */
 916         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 917             | APIC_DEST_DESTFLD | delivery_mode | vector;
 918
 919         /* write APIC ICR */
 920         lapic->icr_lo = icr_lo;
 921         crit_exit();
 922         return(1);
 923 }
 924
 925 #endif
 926
 927 /*
 928  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 929  *
 930  * target is a bitmask of destination cpus.  Vector is any
 931  * valid system INT vector.  Delivery mode may be either
 932  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 933  */
 934 void
 935 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 936 {
 937         crit_enter();
 938         while (target) {
 939                 int n = bsfl(target);
 940                 target &= ~(1 << n);
 941                 single_apic_ipi(n, vector, delivery_mode);
 942         }
 943         crit_exit();
 944 }
 945
 946 /*
 947  * Timer code, in development...
 948  *  - suggested by rgrimes@gndrsh.aac.dev.com
 949  */
 950
 951 /*
 952  * Load a 'downcount time' in uSeconds.
 953  */
 954 void
 955 set_apic_timer(int us)
 956 {
 957         u_int count;
 958
 959         /*
 960          * When we reach here, lapic timer's frequency
 961          * must have been calculated as well as the
 962          * divisor (lapic->dcr_timer is setup during the
 963          * divisor calculation).
 964          */
 965         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 966                  lapic_timer_divisor_idx >= 0);
 967
 968         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 969         lapic_timer_oneshot(count);
 970 }
 971
 972
 973 /*
 974  * Read remaining time in timer.
 975  */
 976 int
 977 read_apic_timer(void)
 978 {
 979 #if 0
 980         /** XXX FIXME: we need to return the actual remaining time,
 981          *         for now we just return the remaining count.
 982          */
 983 #else
 984         return lapic->ccr_timer;
 985 #endif
 986 }
 987
 988
 989 /*
 990  * Spin-style delay, set delay time in uS, spin till it drains.
 991  */
 992 void
 993 u_sleep(int count)
 994 {
 995         set_apic_timer(count);
 996         while (read_apic_timer())
 997                  /* spin */ ;
 998 }