sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 static void     lapic_timer_intr_reload(sysclock_t);
  48
  49 void            lapic_timer_process(void);
  50 void            lapic_timer_process_frame(struct intrframe *);
  51 void            lapic_timer_intr_test(void);
  52 void            lapic_timer_oneshot_intr_enable(void);
  53
  54 int             lapic_timer_test;
  55 int             lapic_timer_enable;
  56
  57 TUNABLE_INT("hw.lapic_timer_test", &lapic_timer_test);
  58 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  59
  60 /*
  61  * pointers to pmapped apic hardware.
  62  */
  63
  64 volatile ioapic_t       **ioapic;
  65
  66 static sysclock_t       lapic_timer_freq;
  67 static int              lapic_timer_divisor_idx = -1;
  68 static const uint32_t   lapic_timer_divisors[] = {
  69         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  70         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  71 };
  72 #define APIC_TIMER_NDIVISORS \
  73         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  74
  75
  76 /*
  77  * Enable APIC, configure interrupts.
  78  */
  79 void
  80 apic_initialize(boolean_t bsp)
  81 {
  82         uint32_t timer;
  83         u_int   temp;
  84
  85         /*
  86          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  87          * aggregate interrupt input from the 8259.  The INTA cycle
  88          * will be routed to the external controller (the 8259) which
  89          * is expected to supply the vector.
  90          *
  91          * Must be setup edge triggered, active high.
  92          *
  93          * Disable LVT1 on the APs.  It doesn't matter what delivery
  94          * mode we use because we leave it masked.
  95          */
  96         temp = lapic.lvt_lint0;
  97         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  98                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  99         if (mycpu->gd_cpuid == 0)
 100                 temp |= APIC_LVT_DM_EXTINT;
 101         else
 102                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 103         lapic.lvt_lint0 = temp;
 104
 105         /*
 106          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 107          */
 108         temp = lapic.lvt_lint1;
 109         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 110                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 111         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 112         lapic.lvt_lint1 = temp;
 113
 114         /*
 115          * Mask the apic error interrupt, apic performance counter
 116          * interrupt.
 117          */
 118         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 119         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 120
 121         /* Set apic timer vector and mask the apic timer interrupt. */
 122         timer = lapic.lvt_timer;
 123         timer &= ~APIC_LVTT_VECTOR;
 124         timer |= XTIMER_OFFSET;
 125         timer |= APIC_LVTT_MASKED;
 126         lapic.lvt_timer = timer;
 127
 128         /*
 129          * Set the Task Priority Register as needed.   At the moment allow
 130          * interrupts on all cpus (the APs will remain CLId until they are
 131          * ready to deal).  We could disable all but IPIs by setting
 132          * temp |= TPR_IPI_ONLY for cpu != 0.
 133          */
 134         temp = lapic.tpr;
 135         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 136 #ifndef APIC_IO
 137         /*
 138          * If we are NOT running the IO APICs, the LAPIC will only be used
 139          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 140          */
 141         temp |= TPR_IPI_ONLY;
 142 #endif
 143
 144         lapic.tpr = temp;
 145
 146         /*
 147          * enable the local APIC
 148          */
 149         temp = lapic.svr;
 150         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 151         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 152
 153         /*
 154          * Set the spurious interrupt vector.  The low 4 bits of the vector
 155          * must be 1111.
 156          */
 157         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 158                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 159         temp &= ~APIC_SVR_VECTOR;
 160         temp |= XSPURIOUSINT_OFFSET;
 161
 162         lapic.svr = temp;
 163
 164         /*
 165          * Pump out a few EOIs to clean out interrupts that got through
 166          * before we were able to set the TPR.
 167          */
 168         lapic.eoi = 0;
 169         lapic.eoi = 0;
 170         lapic.eoi = 0;
 171
 172         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 173                 /*
 174                  * Detect the presence of C1E capability mostly on latest
 175                  * dual-cores (or future) k8 family.  This feature renders
 176                  * the local APIC timer dead, so we disable it by reading
 177                  * the Interrupt Pending Message register and clearing both
 178                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 179                  *
 180                  * Reference:
 181                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 182                  *    Family 0Fh Processors"
 183                  *   #32559 revision 3.00
 184                  */
 185                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 186                     (cpu_id & 0x0fff0000) >=  0x00040000) {
 187                         uint64_t msr;
 188
 189                         msr = rdmsr(0xc0010055);
 190                         if (msr & 0x18000000)
 191                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 192                 }
 193         }
 194
 195         if (bsp) {
 196                 lapic_timer_calibrate();
 197                 if (lapic_timer_enable)
 198                         cputimer_intr_reload = lapic_timer_intr_reload;
 199         } else {
 200                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 201         }
 202
 203         if (bootverbose)
 204                 apic_dump("apic_initialize()");
 205 }
 206
 207
 208 static void
 209 lapic_timer_set_divisor(int divisor_idx)
 210 {
 211         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 212         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 213 }
 214
 215 static void
 216 lapic_timer_oneshot(u_int count)
 217 {
 218         uint32_t value;
 219
 220         value = lapic.lvt_timer;
 221         value &= ~APIC_LVTT_PERIODIC;
 222         lapic.lvt_timer = value;
 223         lapic.icr_timer = count;
 224 }
 225
 226 static void
 227 lapic_timer_oneshot_quick(u_int count)
 228 {
 229         lapic.icr_timer = count;
 230 }
 231
 232 static void
 233 lapic_timer_calibrate(void)
 234 {
 235         sysclock_t value;
 236
 237         /* Try to calibrate the local APIC timer. */
 238         for (lapic_timer_divisor_idx = 0;
 239              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 240              lapic_timer_divisor_idx++) {
 241                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 242                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 243                 DELAY(2000000);
 244                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 245                 if (value != APIC_TIMER_MAX_COUNT)
 246                         break;
 247         }
 248         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 249                 panic("lapic: no proper timer divisor?!\n");
 250         lapic_timer_freq = value / 2;
 251
 252         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 253                 lapic_timer_divisor_idx, lapic_timer_freq);
 254 }
 255
 256 static void
 257 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 258 {
 259         sysclock_t count;
 260
 261         gd->gd_timer_running = 0;
 262
 263         count = sys_cputimer->count();
 264         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 265                 systimer_intr(&count, 0, frame);
 266 }
 267
 268 void
 269 lapic_timer_process(void)
 270 {
 271         struct globaldata *gd = mycpu;
 272
 273         if (__predict_false(lapic_timer_test)) {
 274                 gd->gd_timer_running = 0;
 275                 kprintf("%d proc\n", gd->gd_cpuid);
 276         } else {
 277                 lapic_timer_process_oncpu(gd, NULL);
 278         }
 279 }
 280
 281 void
 282 lapic_timer_process_frame(struct intrframe *frame)
 283 {
 284         struct globaldata *gd = mycpu;
 285
 286         if (__predict_false(lapic_timer_test)) {
 287                 gd->gd_timer_running = 0;
 288                 kprintf("%d proc frame\n", gd->gd_cpuid);
 289         } else {
 290                 lapic_timer_process_oncpu(gd, frame);
 291         }
 292 }
 293
 294 void
 295 lapic_timer_intr_test(void)
 296 {
 297         struct globaldata *gd = mycpu;
 298
 299         if (!gd->gd_timer_running) {
 300                 gd->gd_timer_running = 1;
 301                 KKASSERT(lapic_timer_freq != 0);
 302                 lapic_timer_oneshot_quick(lapic_timer_freq);
 303         }
 304 }
 305
 306 static void
 307 lapic_timer_intr_reload(sysclock_t reload)
 308 {
 309         struct globaldata *gd = mycpu;
 310
 311         reload = (int64_t)reload * lapic_timer_freq / sys_cputimer->freq;
 312         if (reload < 2)
 313                 reload = 2;
 314
 315         if (gd->gd_timer_running) {
 316                 if (reload < lapic.ccr_timer)
 317                         lapic_timer_oneshot_quick(reload);
 318         } else {
 319                 gd->gd_timer_running = 1;
 320                 lapic_timer_oneshot_quick(reload);
 321         }
 322 }
 323
 324 void
 325 lapic_timer_oneshot_intr_enable(void)
 326 {
 327         uint32_t timer;
 328
 329         timer = lapic.lvt_timer;
 330         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 331         lapic.lvt_timer = timer;
 332 }
 333
 334
 335 /*
 336  * dump contents of local APIC registers
 337  */
 338 void
 339 apic_dump(char* str)
 340 {
 341         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 342         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 343                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 344 }
 345
 346
 347 #if defined(APIC_IO)
 348
 349 /*
 350  * IO APIC code,
 351  */
 352
 353 #define IOAPIC_ISA_INTS         16
 354 #define REDIRCNT_IOAPIC(A) \
 355             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 356
 357 static int trigger (int apic, int pin, u_int32_t * flags);
 358 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 359
 360 #define DEFAULT_FLAGS           \
 361         ((u_int32_t)            \
 362          (IOART_INTMSET |       \
 363           IOART_DESTPHY |       \
 364           IOART_DELLOPRI))
 365
 366 #define DEFAULT_ISA_FLAGS       \
 367         ((u_int32_t)            \
 368          (IOART_INTMSET |       \
 369           IOART_TRGREDG |       \
 370           IOART_INTAHI |        \
 371           IOART_DESTPHY |       \
 372           IOART_DELLOPRI))
 373
 374 void
 375 io_apic_set_id(int apic, int id)
 376 {
 377         u_int32_t ux;
 378
 379         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 380         if (((ux & APIC_ID_MASK) >> 24) != id) {
 381                 kprintf("Changing APIC ID for IO APIC #%d"
 382                        " from %d to %d on chip\n",
 383                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 384                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 385                 ux |= (id << 24);
 386                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 387                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 388                 if (((ux & APIC_ID_MASK) >> 24) != id)
 389                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 390                               apic, ux);
 391         }
 392 }
 393
 394
 395 int
 396 io_apic_get_id(int apic)
 397 {
 398   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 399 }
 400
 401
 402
 403 /*
 404  * Setup the IO APIC.
 405  */
 406
 407 extern int      apic_pin_trigger;       /* 'opaque' */
 408
 409 void
 410 io_apic_setup_intpin(int apic, int pin)
 411 {
 412         int bus, bustype, irq;
 413         u_char          select;         /* the select register is 8 bits */
 414         u_int32_t       flags;          /* the window register is 32 bits */
 415         u_int32_t       target;         /* the window register is 32 bits */
 416         u_int32_t       vector;         /* the window register is 32 bits */
 417         int             level;
 418
 419         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 420
 421         /*
 422          * Always clear an IO APIC pin before [re]programming it.  This is
 423          * particularly important if the pin is set up for a level interrupt
 424          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 425          * vector any EOI from pending ints on this pin could be lost and
 426          * IRR might never get reset.
 427          *
 428          * To fix this problem, clear the vector and make sure it is
 429          * programmed as an edge interrupt.  This should theoretically
 430          * clear IRR so we can later, safely program it as a level
 431          * interrupt.
 432          */
 433         imen_lock();
 434
 435         flags = io_apic_read(apic, select) & IOART_RESV;
 436         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 437         flags |= IOART_DESTPHY | IOART_DELFIXED;
 438
 439         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 440         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 441
 442         vector = 0;
 443
 444         io_apic_write(apic, select, flags | vector);
 445         io_apic_write(apic, select + 1, target);
 446
 447         imen_unlock();
 448
 449         /*
 450          * We only deal with vectored interrupts here.  ? documentation is
 451          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 452          * vs ExTINT, etc.
 453          *
 454          * This test also catches unconfigured pins.
 455          */
 456         if (apic_int_type(apic, pin) != 0)
 457                 return;
 458
 459         /*
 460          * Leave the pin unprogrammed if it does not correspond to
 461          * an IRQ.
 462          */
 463         irq = apic_irq(apic, pin);
 464         if (irq < 0)
 465                 return;
 466
 467         /* determine the bus type for this pin */
 468         bus = apic_src_bus_id(apic, pin);
 469         if (bus < 0)
 470                 return;
 471         bustype = apic_bus_type(bus);
 472
 473         if ((bustype == ISA) &&
 474             (pin < IOAPIC_ISA_INTS) &&
 475             (irq == pin) &&
 476             (apic_polarity(apic, pin) == 0x1) &&
 477             (apic_trigger(apic, pin) == 0x3)) {
 478                 /*
 479                  * A broken BIOS might describe some ISA
 480                  * interrupts as active-high level-triggered.
 481                  * Use default ISA flags for those interrupts.
 482                  */
 483                 flags = DEFAULT_ISA_FLAGS;
 484         } else {
 485                 /*
 486                  * Program polarity and trigger mode according to
 487                  * interrupt entry.
 488                  */
 489                 flags = DEFAULT_FLAGS;
 490                 level = trigger(apic, pin, &flags);
 491                 if (level == 1)
 492                         apic_pin_trigger |= (1 << irq);
 493                 polarity(apic, pin, &flags, level);
 494         }
 495
 496         if (bootverbose) {
 497                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 498                        apic, pin, irq);
 499         }
 500
 501         /*
 502          * Program the appropriate registers.  This routing may be
 503          * overridden when an interrupt handler for a device is
 504          * actually added (see register_int(), which calls through
 505          * the MACHINTR ABI to set up an interrupt handler/vector).
 506          *
 507          * The order in which we must program the two registers for
 508          * safety is unclear! XXX
 509          */
 510         imen_lock();
 511
 512         vector = IDT_OFFSET + irq;                      /* IDT vec */
 513         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 514         target |= IOART_HI_DEST_BROADCAST;
 515         flags |= io_apic_read(apic, select) & IOART_RESV;
 516         io_apic_write(apic, select, flags | vector);
 517         io_apic_write(apic, select + 1, target);
 518
 519         imen_unlock();
 520 }
 521
 522 int
 523 io_apic_setup(int apic)
 524 {
 525         int             maxpin;
 526         int             pin;
 527
 528         if (apic == 0)
 529                 apic_pin_trigger = 0;   /* default to edge-triggered */
 530
 531         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 532         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 533
 534         for (pin = 0; pin < maxpin; ++pin) {
 535                 io_apic_setup_intpin(apic, pin);
 536         }
 537         while (pin < 32) {
 538                 if (apic_int_type(apic, pin) >= 0) {
 539                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 540                                 " cannot program!\n", apic, pin);
 541                 }
 542                 ++pin;
 543         }
 544
 545         /* return GOOD status */
 546         return 0;
 547 }
 548 #undef DEFAULT_ISA_FLAGS
 549 #undef DEFAULT_FLAGS
 550
 551
 552 #define DEFAULT_EXTINT_FLAGS    \
 553         ((u_int32_t)            \
 554          (IOART_INTMSET |       \
 555           IOART_TRGREDG |       \
 556           IOART_INTAHI |        \
 557           IOART_DESTPHY |       \
 558           IOART_DELLOPRI))
 559
 560 /*
 561  * Setup the source of External INTerrupts.
 562  */
 563 int
 564 ext_int_setup(int apic, int intr)
 565 {
 566         u_char  select;         /* the select register is 8 bits */
 567         u_int32_t flags;        /* the window register is 32 bits */
 568         u_int32_t target;       /* the window register is 32 bits */
 569         u_int32_t vector;       /* the window register is 32 bits */
 570
 571         if (apic_int_type(apic, intr) != 3)
 572                 return -1;
 573
 574         target = IOART_HI_DEST_BROADCAST;
 575         select = IOAPIC_REDTBL0 + (2 * intr);
 576         vector = IDT_OFFSET + intr;
 577         flags = DEFAULT_EXTINT_FLAGS;
 578
 579         io_apic_write(apic, select, flags | vector);
 580         io_apic_write(apic, select + 1, target);
 581
 582         return 0;
 583 }
 584 #undef DEFAULT_EXTINT_FLAGS
 585
 586
 587 /*
 588  * Set the trigger level for an IO APIC pin.
 589  */
 590 static int
 591 trigger(int apic, int pin, u_int32_t * flags)
 592 {
 593         int     id;
 594         int     eirq;
 595         int     level;
 596         static int intcontrol = -1;
 597
 598         switch (apic_trigger(apic, pin)) {
 599
 600         case 0x00:
 601                 break;
 602
 603         case 0x01:
 604                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 605                 return 0;
 606
 607         case 0x03:
 608                 *flags |= IOART_TRGRLVL;
 609                 return 1;
 610
 611         case -1:
 612         default:
 613                 goto bad;
 614         }
 615
 616         if ((id = apic_src_bus_id(apic, pin)) == -1)
 617                 goto bad;
 618
 619         switch (apic_bus_type(id)) {
 620         case ISA:
 621                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 622                 return 0;
 623
 624         case EISA:
 625                 eirq = apic_src_bus_irq(apic, pin);
 626
 627                 if (eirq < 0 || eirq > 15) {
 628                         kprintf("EISA IRQ %d?!?!\n", eirq);
 629                         goto bad;
 630                 }
 631
 632                 if (intcontrol == -1) {
 633                         intcontrol = inb(ELCR1) << 8;
 634                         intcontrol |= inb(ELCR0);
 635                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 636                 }
 637
 638                 /* Use ELCR settings to determine level or edge mode */
 639                 level = (intcontrol >> eirq) & 1;
 640
 641                 /*
 642                  * Note that on older Neptune chipset based systems, any
 643                  * pci interrupts often show up here and in the ELCR as well
 644                  * as level sensitive interrupts attributed to the EISA bus.
 645                  */
 646
 647                 if (level)
 648                         *flags |= IOART_TRGRLVL;
 649                 else
 650                         *flags &= ~IOART_TRGRLVL;
 651
 652                 return level;
 653
 654         case PCI:
 655                 *flags |= IOART_TRGRLVL;
 656                 return 1;
 657
 658         case -1:
 659         default:
 660                 goto bad;
 661         }
 662
 663 bad:
 664         panic("bad APIC IO INT flags");
 665 }
 666
 667
 668 /*
 669  * Set the polarity value for an IO APIC pin.
 670  */
 671 static void
 672 polarity(int apic, int pin, u_int32_t * flags, int level)
 673 {
 674         int     id;
 675
 676         switch (apic_polarity(apic, pin)) {
 677
 678         case 0x00:
 679                 break;
 680
 681         case 0x01:
 682                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 683                 return;
 684
 685         case 0x03:
 686                 *flags |= IOART_INTALO;
 687                 return;
 688
 689         case -1:
 690         default:
 691                 goto bad;
 692         }
 693
 694         if ((id = apic_src_bus_id(apic, pin)) == -1)
 695                 goto bad;
 696
 697         switch (apic_bus_type(id)) {
 698         case ISA:
 699                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 700                 return;
 701
 702         case EISA:
 703                 /* polarity converter always gives active high */
 704                 *flags &= ~IOART_INTALO;
 705                 return;
 706
 707         case PCI:
 708                 *flags |= IOART_INTALO;
 709                 return;
 710
 711         case -1:
 712         default:
 713                 goto bad;
 714         }
 715
 716 bad:
 717         panic("bad APIC IO INT flags");
 718 }
 719
 720
 721 /*
 722  * Print contents of apic_imen.
 723  */
 724 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 725 void
 726 imen_dump(void)
 727 {
 728         int x;
 729
 730         kprintf("SMP: enabled INTs: ");
 731         for (x = 0; x < 24; ++x)
 732                 if ((apic_imen & (1 << x)) == 0)
 733                         kprintf("%d, ", x);
 734         kprintf("apic_imen: 0x%08x\n", apic_imen);
 735 }
 736
 737
 738 /*
 739  * Inter Processor Interrupt functions.
 740  */
 741
 742 #endif  /* APIC_IO */
 743
 744 /*
 745  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 746  *
 747  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 748  *  vector is any valid SYSTEM INT vector
 749  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 750  *
 751  * A backlog of requests can create a deadlock between cpus.  To avoid this
 752  * we have to be able to accept IPIs at the same time we are trying to send
 753  * them.  The critical section prevents us from attempting to send additional
 754  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 755  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 756  * to occur but fortunately it does not happen too often.
 757  */
 758 int
 759 apic_ipi(int dest_type, int vector, int delivery_mode)
 760 {
 761         u_long  icr_lo;
 762
 763         crit_enter();
 764         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 765             unsigned int eflags = read_eflags();
 766             cpu_enable_intr();
 767             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 768                 lwkt_process_ipiq();
 769             }
 770             write_eflags(eflags);
 771         }
 772
 773         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 774                 delivery_mode | vector;
 775         lapic.icr_lo = icr_lo;
 776         crit_exit();
 777         return 0;
 778 }
 779
 780 void
 781 single_apic_ipi(int cpu, int vector, int delivery_mode)
 782 {
 783         u_long  icr_lo;
 784         u_long  icr_hi;
 785
 786         crit_enter();
 787         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 788             unsigned int eflags = read_eflags();
 789             cpu_enable_intr();
 790             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 791                 lwkt_process_ipiq();
 792             }
 793             write_eflags(eflags);
 794         }
 795         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 796         icr_hi |= (CPU_TO_ID(cpu) << 24);
 797         lapic.icr_hi = icr_hi;
 798
 799         /* build ICR_LOW */
 800         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 801             | APIC_DEST_DESTFLD | delivery_mode | vector;
 802
 803         /* write APIC ICR */
 804         lapic.icr_lo = icr_lo;
 805         crit_exit();
 806 }
 807
 808 #if 0
 809
 810 /*
 811  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 812  *
 813  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 814  * to the target, and the scheduler does not 'poll' for IPI messages.
 815  */
 816 int
 817 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 818 {
 819         u_long  icr_lo;
 820         u_long  icr_hi;
 821
 822         crit_enter();
 823         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 824             crit_exit();
 825             return(0);
 826         }
 827         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 828         icr_hi |= (CPU_TO_ID(cpu) << 24);
 829         lapic.icr_hi = icr_hi;
 830
 831         /* build IRC_LOW */
 832         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 833             | APIC_DEST_DESTFLD | delivery_mode | vector;
 834
 835         /* write APIC ICR */
 836         lapic.icr_lo = icr_lo;
 837         crit_exit();
 838         return(1);
 839 }
 840
 841 #endif
 842
 843 /*
 844  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 845  *
 846  * target is a bitmask of destination cpus.  Vector is any
 847  * valid system INT vector.  Delivery mode may be either
 848  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 849  */
 850 void
 851 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 852 {
 853         crit_enter();
 854         while (target) {
 855                 int n = bsfl(target);
 856                 target &= ~(1 << n);
 857                 single_apic_ipi(n, vector, delivery_mode);
 858         }
 859         crit_exit();
 860 }
 861
 862 /*
 863  * Timer code, in development...
 864  *  - suggested by rgrimes@gndrsh.aac.dev.com
 865  */
 866
 867 /*
 868  * Load a 'downcount time' in uSeconds.
 869  */
 870 void
 871 set_apic_timer(int us)
 872 {
 873         u_int count;
 874
 875         /*
 876          * When we reach here, lapic timer's frequency
 877          * must have been calculated as well as the
 878          * divisor (lapic.dcr_timer is setup during the
 879          * divisor calculation).
 880          */
 881         KKASSERT(lapic_timer_freq != 0 &&
 882                  lapic_timer_divisor_idx >= 0);
 883
 884         count = ((us * (int64_t)lapic_timer_freq) + 999999) / 1000000;
 885         lapic_timer_oneshot(count);
 886 }
 887
 888
 889 /*
 890  * Read remaining time in timer.
 891  */
 892 int
 893 read_apic_timer(void)
 894 {
 895 #if 0
 896         /** XXX FIXME: we need to return the actual remaining time,
 897          *         for now we just return the remaining count.
 898          */
 899 #else
 900         return lapic.ccr_timer;
 901 #endif
 902 }
 903
 904
 905 /*
 906  * Spin-style delay, set delay time in uS, spin till it drains.
 907  */
 908 void
 909 u_sleep(int count)
 910 {
 911         set_apic_timer(count);
 912         while (read_apic_timer())
 913                  /* spin */ ;
 914 }