sys/dev/netif/re/re.h

   1 /*
   2  * Copyright (c) 1997, 1998
   3  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  * 3. All advertising materials mentioning features or use of this software
  14  *    must display the following acknowledgement:
  15  *      This product includes software developed by Bill Paul.
  16  * 4. Neither the name of the author nor the names of any co-contributors
  17  *    may be used to endorse or promote products derived from this software
  18  *    without specific prior written permission.
  19  *
  20  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  21  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  24  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  30  * THE POSSIBILITY OF SUCH DAMAGE.
  31  *
  32  * $FreeBSD: src/sys/dev/re/if_rereg.h,v 1.14.2.1 2001/07/19 18:33:07 wpaul Exp $
  33  */
  34
  35 #ifndef __DragonFly__
  36 /*#define VERSION(_MainVer,_MinorVer)   ((_MainVer)*10+(_MinorVer))*/
  37 /*#define OS_VER        VERSION(5,1)*/
  38 #if __FreeBSD_version < 500000
  39 #define VERSION(_MainVer,_MinorVer)     ((_MainVer)*100000+(_MinorVer)*10000)
  40 #else
  41 #define VERSION(_MainVer,_MinorVer)     ((_MainVer)*100000+(_MinorVer)*1000)
  42 #endif
  43 #define OS_VER  __FreeBSD_version
  44
  45 #ifndef M_DONTWAIT
  46 #define M_DONTWAIT      M_NOWAIT
  47 #endif
  48
  49 #if OS_VER>=VERSION(4,0)
  50 #define RE_USE_NEW_CALLOUT_FUN  1
  51 #endif
  52 #endif  /* !__DragonFly__ */
  53
  54
  55 /*
  56  * RealTek RTL8110S/SB/SC register offsets
  57  */
  58
  59 #define RE_TPPOLL       0x0038          /* transmit priority polling */
  60
  61 /*
  62  * RealTek RTL8110S/SB/SC register contents
  63  */
  64
  65 /* Transmit Priority Polling --- 0x40 */
  66 #define RE_HPQ          0x80            /* high priority queue polling */
  67 #define RE_NPQ          0x40            /* normal priority queue polling */
  68 #define RE_FSWInt       0x01            /* Forced Software Interrupt */
  69
  70
  71 /*
  72  * RealTek 8129/8139 register offsets
  73  */
  74
  75 #define RE_IDR0         0x0000          /* ID register 0 (station addr) */
  76 #define RE_IDR1         0x0001          /* Must use 32-bit accesses (?) */
  77 #define RE_IDR2         0x0002
  78 #define RE_IDR3         0x0003
  79 #define RE_IDR4         0x0004
  80 #define RE_IDR5         0x0005
  81 /* 0006-0007 reserved */
  82 #define RE_MAR0         0x0008          /* Multicast hash table */
  83 #define RE_MAR1         0x0009
  84 #define RE_MAR2         0x000A
  85 #define RE_MAR3         0x000B
  86 #define RE_MAR4         0x000C
  87 #define RE_MAR5         0x000D
  88 #define RE_MAR6         0x000E
  89 #define RE_MAR7         0x000F
  90
  91 #define RE_TXSTAT0      0x0010          /* status of TX descriptor 0 */
  92 #define RE_TXSTAT1      0x0014          /* status of TX descriptor 1 */
  93 #define RE_TXSTAT2      0x0018          /* status of TX descriptor 2 */
  94 #define RE_CUSTOM_LED   0x0018
  95 #define RE_TXSTAT3      0x001C          /* status of TX descriptor 3 */
  96
  97 #define RE_TXADDR0      0x0020          /* address of TX descriptor 0 */
  98 #define RE_TXADDR1      0x0024          /* address of TX descriptor 1 */
  99 #define RE_TXADDR2      0x0028          /* address of TX descriptor 2 */
 100 #define RE_TXADDR3      0x002C          /* address of TX descriptor 3 */
 101
 102 #define RE_RXADDR       0x0030          /* RX ring start address */
 103 #define RE_COMMAND      0x0037          /* command register */
 104 #define RE_CURRXADDR    0x0038          /* current address of packet read */
 105 #define RE_CURRXBUF     0x003A          /* current RX buffer address */
 106 #define RE_IMR          0x003C          /* interrupt mask register */
 107 #define RE_ISR          0x003E          /* interrupt status register */
 108 #define RE_TXCFG        0x0040          /* transmit config */
 109 #define RE_RXCFG        0x0044          /* receive config */
 110 #define RE_TIMERCNT     0x0048          /* timer count register */
 111 #define RE_MISSEDPKT    0x004C          /* missed packet counter */
 112 #define RE_EECMD        0x0050          /* EEPROM command register */
 113 #define RE_CFG0         0x0051          /* config register #0 */
 114 #define RE_CFG1         0x0052          /* config register #1 */
 115 #define RE_CFG2         0x0053          /* config register #2 */
 116 #define RE_CFG3         0x0054          /* config register #3 */
 117 #define RE_CFG4         0x0055          /* config register #4 */
 118 #define RE_CFG5         0x0056          /* config register #5 */
 119 /* 0053-0057 reserved */
 120 #define RE_MEDIASTAT    0x0058          /* media status register (8139) */
 121 /* 0059-005A reserved */
 122 #define RE_MII          0x005A          /* 8129 chip only */
 123 #define RE_HALTCLK      0x005B
 124 #define RE_MULTIINTR    0x005C          /* multiple interrupt */
 125 #define RE_PCIREV       0x005E          /* PCI revision value */
 126 /* 005F reserved */
 127 #define RE_PHYAR        0x0060          /* PHY register access */
 128 #define RE_CSIDR        0x0064
 129 #define RE_CSIAR        0x0068
 130 #define RE_PHY_STATUS   0x006C          /* PHY status */
 131 #define RE_MACDBG       0x006D
 132 #define RE_PMCH         0x006F           /* 8 bits */
 133 #define RE_ERIDR        0x0070
 134 #define RE_ERIAR        0x0074
 135 #define RE_EPHY_RXER_NUM 0x007C
 136 #define RE_EPHYAR       0x0080
 137 #define RE_MCUACCESS    0x00B0
 138 #define RE_OCPDR        0x00B0
 139 #define RE_OCPAR        0x00B4
 140 #define RE_SecMAC0      0x00B4
 141 #define RE_SecMAC4      0x00B8
 142 #define RE_PHYOCPACCESS 0x00B8
 143 #define RE_DBG_reg      0x00D1
 144 #define RE_TwiCmdReg    0x00D2
 145 #define RE_MCU_CMD      0x00D3
 146 #define RE_RxMaxSize    0x00DA
 147 #define RE_CPlusCmd     0x00E0
 148 #define RE_MTPS         0x00EC
 149 #define RE_IBCR0        0x00F8
 150 #define RE_IBCR2        0x00F9
 151 #define RE_IBIMR0       0x00FA
 152 #define RE_IBISR0       0x00FB
 153
 154 /* ERI access */
 155 #define ERIAR_Flag   0x80000000
 156 #define ERIAR_Write   0x80000000
 157 #define ERIAR_Read   0x00000000
 158 #define ERIAR_Addr_Align  4 /* ERI access register address must be 4 byte alignment */
 159 #define ERIAR_ExGMAC  0
 160 #define ERIAR_MSIX  1
 161 #define ERIAR_ASF  2
 162 #define ERIAR_Type_shift  16
 163 #define ERIAR_ByteEn  0x0f
 164 #define ERIAR_ByteEn_shift  12
 165 #define ERIAR_OOB 2
 166
 167
 168
 169
 170
 171 /* Direct PHY access registers only available on 8139 */
 172 #define RE_BMCR         0x0062          /* PHY basic mode control */
 173 #define RE_BMSR         0x0064          /* PHY basic mode status */
 174 #define RE_ANAR         0x0066          /* PHY autoneg advert */
 175 #define RE_LPAR         0x0068          /* PHY link partner ability */
 176 #define RE_ANER         0x006A          /* PHY autoneg expansion */
 177
 178 #define RE_DISCCNT      0x006C          /* disconnect counter */
 179 #define RE_FALSECAR     0x006E          /* false carrier counter */
 180 #define RE_NWAYTST      0x0070          /* NWAY test register */
 181 #define RE_RX_ER        0x0072          /* RX_ER counter */
 182 #define RE_CSCFG        0x0074          /* CS configuration register */
 183 #define RE_LDPS         0x0082          /* Link Down Power Saving */
 184 #define RE_CPCR         0x00E0
 185 #define RE_IM           0x00E2
 186
 187
 188 /*
 189  * TX config register bits
 190  */
 191 #define RE_TXCFG_CLRABRT        0x00000001      /* retransmit aborted pkt */
 192 #define RE_TXCFG_MAXDMA         0x00000700      /* max DMA burst size */
 193 #define RE_TXCFG_CRCAPPEND      0x00010000      /* CRC append (0 = yes) */
 194 #define RE_TXCFG_LOOPBKTST      0x00060000      /* loopback test */
 195 #define RE_TXCFG_IFG            0x03000000      /* interframe gap */
 196
 197 #define RE_TXDMA_16BYTES        0x00000000
 198 #define RE_TXDMA_32BYTES        0x00000100
 199 #define RE_TXDMA_64BYTES        0x00000200
 200 #define RE_TXDMA_128BYTES       0x00000300
 201 #define RE_TXDMA_256BYTES       0x00000400
 202 #define RE_TXDMA_512BYTES       0x00000500
 203 #define RE_TXDMA_1024BYTES      0x00000600
 204 #define RE_TXDMA_2048BYTES      0x00000700
 205
 206 /*
 207  * Transmit descriptor status register bits.
 208  */
 209 #define RE_TXSTAT_LENMASK       0x00001FFF
 210 #define RE_TXSTAT_OWN           0x00002000
 211 #define RE_TXSTAT_TX_UNDERRUN   0x00004000
 212 #define RE_TXSTAT_TX_OK         0x00008000
 213 #define RE_TXSTAT_COLLCNT       0x0F000000
 214 #define RE_TXSTAT_CARR_HBEAT    0x10000000
 215 #define RE_TXSTAT_OUTOFWIN      0x20000000
 216 #define RE_TXSTAT_TXABRT        0x40000000
 217 #define RE_TXSTAT_CARRLOSS      0x80000000
 218
 219 /*
 220  * Interrupt status register bits.
 221  */
 222 #define RE_ISR_RX_OK            0x0001
 223 #define RE_ISR_RX_ERR           0x0002
 224 #define RE_ISR_TX_OK            0x0004
 225 #define RE_ISR_TX_ERR           0x0008
 226 #define RE_ISR_RX_OVERRUN       0x0010
 227 #define RE_ISR_PKT_UNDERRUN     0x0020
 228 #define RE_ISR_LINKCHG          0x0020
 229 #define RE_ISR_FIFO_OFLOW       0x0040  /* 8139 only */
 230 #define RE_ISR_TDU              0x0080
 231 #define RE_ISR_PCS_TIMEOUT      0x4000  /* 8129 only */
 232 #define RE_ISR_SYSTEM_ERR       0x8000
 233
 234 /*
 235 #define RE_INTRS        \
 236         (RE_ISR_TX_OK|RE_ISR_RX_OK|RE_ISR_RX_ERR|RE_ISR_TX_ERR|         \
 237         RE_ISR_RX_OVERRUN|RE_ISR_PKT_UNDERRUN|RE_ISR_FIFO_OFLOW|        \
 238         RE_ISR_PCS_TIMEOUT|RE_ISR_SYSTEM_ERR)
 239 */
 240
 241 #define RE_INTRS        \
 242         (RE_ISR_TX_OK|RE_ISR_RX_OK|RE_ISR_RX_ERR|RE_ISR_TX_ERR|         \
 243         RE_ISR_RX_OVERRUN|RE_ISR_PKT_UNDERRUN|RE_ISR_TDU|       \
 244         RE_ISR_PCS_TIMEOUT|RE_ISR_SYSTEM_ERR)
 245
 246 /*
 247  * Media status register. (8139 only)
 248  */
 249 #define RE_MEDIASTAT_RXPAUSE    0x01
 250 #define RE_MEDIASTAT_TXPAUSE    0x02
 251 #define RE_MEDIASTAT_LINK       0x04
 252 #define RE_MEDIASTAT_SPEED10    0x08
 253 #define RE_MEDIASTAT_RXFLOWCTL  0x40    /* duplex mode */
 254 #define RE_MEDIASTAT_TXFLOWCTL  0x80    /* duplex mode */
 255
 256 /*
 257  * Receive config register.
 258  */
 259 #define RE_RXCFG_RX_ALLPHYS     0x00000001      /* accept all nodes */
 260 #define RE_RXCFG_RX_INDIV       0x00000002      /* match filter */
 261 #define RE_RXCFG_RX_MULTI       0x00000004      /* accept all multicast */
 262 #define RE_RXCFG_RX_BROAD       0x00000008      /* accept all broadcast */
 263 #define RE_RXCFG_RX_RUNT        0x00000010
 264 #define RE_RXCFG_RX_ERRPKT      0x00000020
 265 #define RE_RXCFG_RX_9356SEL     0x00000040
 266 #define RE_RXCFG_WRAP           0x00000080
 267 #define RE_RXCFG_MAXDMA         0x00000700
 268 #define RE_RXCFG_BUFSZ          0x00001800
 269
 270 #define RE_RXDMA_16BYTES        0x00000000
 271 #define RE_RXDMA_32BYTES        0x00000100
 272 #define RE_RXDMA_64BYTES        0x00000200
 273 #define RE_RXDMA_128BYTES       0x00000300
 274 #define RE_RXDMA_256BYTES       0x00000400
 275 #define RE_RXDMA_512BYTES       0x00000500
 276 #define RE_RXDMA_1024BYTES      0x00000600
 277 #define RE_RXDMA_UNLIMITED      0x00000700
 278
 279 #define RE_RXBUF_8              0x00000000
 280 #define RE_RXBUF_16             0x00000800
 281 #define RE_RXBUF_32             0x00001000
 282 #define RE_RXBUF_64             0x00001800
 283
 284 #define RE_RXRESVERED           0x0000E000
 285
 286 /*
 287  * Bits in RX status header (included with RX'ed packet
 288  * in ring buffer).
 289  */
 290 #define RE_RXSTAT_RXOK          0x00000001
 291 #define RE_RXSTAT_ALIGNERR      0x00000002
 292 #define RE_RXSTAT_CRCERR        0x00000004
 293 #define RE_RXSTAT_GIANT         0x00000008
 294 #define RE_RXSTAT_RUNT          0x00000010
 295 #define RE_RXSTAT_BADSYM        0x00000020
 296 #define RE_RXSTAT_BROAD         0x00002000
 297 #define RE_RXSTAT_INDIV         0x00004000
 298 #define RE_RXSTAT_MULTI         0x00008000
 299 #define RE_RXSTAT_LENMASK       0xFFFF0000
 300
 301 #define RE_RXSTAT_UNFINISHED    0xFFF0          /* DMA still in progress */
 302 /*
 303  * Command register.
 304  */
 305 #define RE_CMD_EMPTY_RXBUF      0x0001
 306 #define RE_CMD_TX_ENB           0x0004
 307 #define RE_CMD_RX_ENB           0x0008
 308 #define RE_CMD_RESET            0x0010
 309
 310 /*
 311  * EEPROM control register
 312  */
 313 #define RE_EE_DATAOUT           0x01    /* Data out */
 314 #define RE_EE_DATAIN            0x02    /* Data in */
 315 #define RE_EE_CLK               0x04    /* clock */
 316 #define RE_EE_SEL               0x08    /* chip select */
 317 #define RE_EE_MODE              (0x40|0x80)
 318
 319 #define RE_EEMODE_OFF           0x00
 320 #define RE_EEMODE_AUTOLOAD      0x40
 321 #define RE_EEMODE_PROGRAM       0x80
 322 #define RE_EEMODE_WRITECFG      (0x80|0x40)
 323
 324 /* 9346 EEPROM commands */
 325 #define RE_EECMD_WRITE          0x140
 326 #define RE_EECMD_READ           0x180
 327 #define RE_EECMD_ERASE          0x1c0
 328
 329 #define RE_EE_ID                        0x00
 330 #define RE_EE_PCI_VID           0x01
 331 #define RE_EE_PCI_DID           0x02
 332 /* Location of station address inside EEPROM */
 333 #define RE_EE_EADDR             0x07
 334
 335 /*
 336  * MII register (8129 only)
 337  */
 338 #define RE_MII_CLK              0x01
 339 #define RE_MII_DATAIN           0x02
 340 #define RE_MII_DATAOUT          0x04
 341 #define RE_MII_DIR              0x80    /* 0 == input, 1 == output */
 342
 343 /*
 344  * Config 0 register
 345  */
 346 #define RE_CFG0_ROM0            0x01
 347 #define RE_CFG0_ROM1            0x02
 348 #define RE_CFG0_ROM2            0x04
 349 #define RE_CFG0_PL0             0x08
 350 #define RE_CFG0_PL1             0x10
 351 #define RE_CFG0_10MBPS          0x20    /* 10 Mbps internal mode */
 352 #define RE_CFG0_PCS             0x40
 353 #define RE_CFG0_SCR             0x80
 354
 355 /*
 356  * Config 1 register
 357  */
 358 #define RE_CFG1_PME             0x01
 359 #define RE_CFG1_IOMAP           0x04
 360 #define RE_CFG1_MEMMAP          0x08
 361 #define RE_CFG1_RSVD            0x10
 362 #define RE_CFG1_LED0            0x40
 363 #define RE_CFG1_LED1            0x80
 364
 365 /*
 366  * Config 3 register
 367  */
 368 #define RL_CFG3_GRANTSEL        0x80
 369 #define RL_CFG3_WOL_MAGIC       0x20
 370 #define RL_CFG3_WOL_LINK        0x10
 371 #define RL_CFG3_JUMBO_EN0       0x04    /* RTL8168C or later. */
 372 #define RL_CFG3_FAST_B2B        0x01
 373
 374 /*
 375  * Config 4 register
 376  */
 377 #define RL_CFG4_LWPTN           0x04
 378 #define RL_CFG4_LWPME           0x10
 379 #define RL_CFG4_JUMBO_EN1       0x02    /* RTL8168C or later. */
 380 #define RL_CFG4_CUSTOMIZED_LED  0x40
 381
 382 /*
 383  * Config 5 register
 384  */
 385 #define RL_CFG5_WOL_BCAST       0x40
 386 #define RL_CFG5_WOL_MCAST       0x20
 387 #define RL_CFG5_WOL_UCAST       0x10
 388 #define RL_CFG5_WOL_LANWAKE     0x02
 389 #define RL_CFG5_PME_STS         0x01
 390
 391 /*
 392  * PHY Status register
 393  */
 394 #define RL_PHY_STATUS_1000MF    0x10
 395 #define RL_PHY_STATUS_100M      0x08
 396 #define RL_PHY_STATUS_10M       0x04
 397 #define RL_PHY_STATUS_LINK_STS  0x02
 398 #define RL_PHY_STATUS_FULL_DUP  0x01
 399
 400 /* OCP GPHY access */
 401 #define OCPDR_Write 0x80000000
 402 #define OCPDR_Read 0x00000000
 403 #define OCPDR_Reg_Mask 0xFF
 404 #define OCPDR_Data_Mask 0xFFFF
 405 #define OCPDR_GPHY_Reg_shift 16
 406 #define OCPAR_Flag 0x80000000
 407 #define OCPAR_GPHY_Write 0x8000F060
 408 #define OCPAR_GPHY_Read 0x0000F060
 409 #define OCPR_Write 0x80000000
 410 #define OCPR_Read 0x00000000
 411 #define OCPR_Addr_Reg_shift 16
 412 #define OCPR_Flag 0x80000000
 413 #define OCP_STD_PHY_BASE_PAGE 0x0A40
 414
 415 /* MCU Command */
 416 #define RE_NOW_IS_OOB (1 << 7)
 417 #define RE_TXFIFO_EMPTY (1 << 5)
 418 #define RE_RXFIFO_EMPTY (1 << 4)
 419
 420 /* OOB Command */
 421 #define OOB_CMD_RESET       0x00
 422 #define OOB_CMD_DRIVER_START    0x05
 423 #define OOB_CMD_DRIVER_STOP 0x06
 424 #define OOB_CMD_SET_IPMAC   0x41
 425
 426 /* Ethernet PHY MDI Mode */
 427 #define RE_ETH_PHY_FORCE_MDI            0
 428 #define RE_ETH_PHY_FORCE_MDIX           1
 429 #define RE_ETH_PHY_AUTO_MDI_MDIX        2
 430
 431 /*
 432  * The RealTek doesn't use a fragment-based descriptor mechanism.
 433  * Instead, there are only four register sets, each or which represents
 434  * one 'descriptor.' Basically, each TX descriptor is just a contiguous
 435  * packet buffer (32-bit aligned!) and we place the buffer addresses in
 436  * the registers so the chip knows where they are.
 437  *
 438  * We can sort of kludge together the same kind of buffer management
 439  * used in previous drivers, but we have to do buffer copies almost all
 440  * the time, so it doesn't really buy us much.
 441  *
 442  * For reception, there's just one large buffer where the chip stores
 443  * all received packets.
 444  */
 445 #ifndef __NO_STRICT_ALIGNMENT
 446 #define RE_FIXUP_RX     1
 447 #endif
 448
 449
 450 #define RE_RX_BUF_SZ            RE_RXBUF_64
 451 #define RE_RXBUFLEN             (1 << ((RE_RX_BUF_SZ >> 11) + 13))
 452 #define RE_TX_LIST_CNT          4               /*  C mode Tx buffer number */
 453 #define RE_TX_BUF_NUM           256             /* Tx buffer number */
 454 #define RE_RX_BUF_NUM           256             /* Rx buffer number */
 455 #define RE_BUF_SIZE             9216            /* Buffer size of descriptor buffer */
 456 #define RE_MIN_FRAMELEN         60
 457 #define RE_TXREV(x)             ((x) << 11)
 458 #define RE_RX_RESVERED          RE_RXRESVERED
 459 #define RE_RX_MAXDMA            RE_RXDMA_UNLIMITED
 460 #define RE_TX_MAXDMA            RE_TXDMA_2048BYTES
 461 #define RE_NTXSEGS              32
 462
 463 #define RE_TXCFG_CONFIG         0x03000780 //(RE_TXCFG_IFG|RE_TX_MAXDMA)
 464
 465 #define RE_DESC_ALIGN   256             /* descriptor alignment */
 466 #define RE_RX_BUFFER_ALIGN      8               /* descriptor alignment */
 467
 468 #ifdef RE_FIXUP_RX
 469 #define RE_ETHER_ALIGN  RE_RX_BUFFER_ALIGN
 470 #else
 471 #define RE_ETHER_ALIGN  0
 472 #endif
 473
 474 #ifdef __DragonFly__
 475 #ifndef ETHER_VLAN_ENCAP_LEN
 476 #define ETHER_VLAN_ENCAP_LEN    EVL_ENCAPLEN
 477 #endif
 478 #endif
 479 #define Jumbo_Frame_2k  ((2 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 480 #define Jumbo_Frame_3k  ((3 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 481 #define Jumbo_Frame_4k  ((4 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 482 #define Jumbo_Frame_5k  ((5 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 483 #define Jumbo_Frame_6k  ((6 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 484 #define Jumbo_Frame_7k  ((7 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 485 #define Jumbo_Frame_8k  ((8 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 486 #define Jumbo_Frame_9k  ((9 * 1024) - ETHER_VLAN_ENCAP_LEN - ETHER_HDR_LEN - ETHER_CRC_LEN)
 487
 488 #ifndef __DragonFly__
 489 struct re_chain_data {
 490         u_int16_t               cur_rx;
 491         caddr_t                 re_rx_buf;
 492         caddr_t                 re_rx_buf_ptr;
 493
 494         struct mbuf             *re_tx_chain[RE_TX_LIST_CNT];
 495         u_int8_t                last_tx;        /* Previous Tx OK */
 496         u_int8_t                cur_tx;         /* Next to TX */
 497 };
 498
 499 //+++ From FreeBSD 9.0 +++
 500
 501 #define RL_MSI_MESSAGES 1
 502
 503 #define RL_ADDR_LO(y)           ((uint64_t) (y) & 0xFFFFFFFF)
 504 #define RL_ADDR_HI(y)           ((uint64_t) (y) >> 32)
 505 /*
 506  * RX/TX descriptor definition. When large send mode is enabled, the
 507  * lower 11 bits of the TX rl_cmd word are used to hold the MSS, and
 508  * the checksum offload bits are disabled. The structure layout is
 509  * the same for RX and TX descriptors
 510  */
 511
 512 #define RL_TDESC_CMD_FRAGLEN    0x0000FFFF
 513 #define RL_TDESC_CMD_TCPCSUM    0x00010000      /* TCP checksum enable */
 514 #define RL_TDESC_CMD_UDPCSUM    0x00020000      /* UDP checksum enable */
 515 #define RL_TDESC_CMD_IPCSUM     0x00040000      /* IP header checksum enable */
 516 #define RL_TDESC_CMD_MSSVAL     0x07FF0000      /* Large send MSS value */
 517 #define RL_TDESC_CMD_MSSVAL_SHIFT       16      /* Large send MSS value shift */
 518 #define RL_TDESC_CMD_LGSEND     0x08000000      /* TCP large send enb */
 519 #define RL_TDESC_CMD_EOF        0x10000000      /* end of frame marker */
 520 #define RL_TDESC_CMD_SOF        0x20000000      /* start of frame marker */
 521 #define RL_TDESC_CMD_EOR        0x40000000      /* end of ring marker */
 522 #define RL_TDESC_CMD_OWN        0x80000000      /* chip owns descriptor */
 523
 524 #define RL_TDESC_VLANCTL_TAG    0x00020000      /* Insert VLAN tag */
 525 #define RL_TDESC_VLANCTL_DATA   0x0000FFFF      /* TAG data */
 526 /* RTL8168C/RTL8168CP/RTL8111C/RTL8111CP */
 527 #define RL_TDESC_CMD_UDPCSUMV2  0x80000000
 528 #define RL_TDESC_CMD_TCPCSUMV2  0x40000000
 529 #define RL_TDESC_CMD_IPCSUMV2   0x20000000
 530 #define RL_TDESC_CMD_MSSVALV2   0x1FFC0000
 531 #define RL_TDESC_CMD_MSSVALV2_SHIFT     18
 532
 533 #define RL_TDESC_CMD_BUFLEN     0x0000FFFF
 534
 535 /*
 536  * Error bits are valid only on the last descriptor of a frame
 537  * (i.e. RL_TDESC_CMD_EOF == 1)
 538  */
 539
 540 #define RL_TDESC_STAT_COLCNT    0x000F0000      /* collision count */
 541 #define RL_TDESC_STAT_EXCESSCOL 0x00100000      /* excessive collisions */
 542 #define RL_TDESC_STAT_LINKFAIL  0x00200000      /* link faulure */
 543 #define RL_TDESC_STAT_OWINCOL   0x00400000      /* out-of-window collision */
 544 #define RL_TDESC_STAT_TXERRSUM  0x00800000      /* transmit error summary */
 545 #define RL_TDESC_STAT_UNDERRUN  0x02000000      /* TX underrun occured */
 546 #define RL_TDESC_STAT_OWN       0x80000000
 547
 548 /*
 549  * RX descriptor cmd/vlan definitions
 550  */
 551
 552 #define RL_RDESC_CMD_EOR        0x40000000
 553 #define RL_RDESC_CMD_OWN        0x80000000
 554 #define RL_RDESC_CMD_BUFLEN     0x00003FFF
 555
 556 #define RL_RDESC_STAT_OWN       0x80000000
 557 #define RL_RDESC_STAT_EOR       0x40000000
 558 #define RL_RDESC_STAT_SOF       0x20000000
 559 #define RL_RDESC_STAT_EOF       0x10000000
 560 #define RL_RDESC_STAT_FRALIGN   0x08000000      /* frame alignment error */
 561 #define RL_RDESC_STAT_MCAST     0x04000000      /* multicast pkt received */
 562 #define RL_RDESC_STAT_UCAST     0x02000000      /* unicast pkt received */
 563 #define RL_RDESC_STAT_BCAST     0x01000000      /* broadcast pkt received */
 564 #define RL_RDESC_STAT_BUFOFLOW  0x00800000      /* out of buffer space */
 565 #define RL_RDESC_STAT_FIFOOFLOW 0x00400000      /* FIFO overrun */
 566 #define RL_RDESC_STAT_GIANT     0x00200000      /* pkt > 4096 bytes */
 567 #define RL_RDESC_STAT_RXERRSUM  0x00100000      /* RX error summary */
 568 #define RL_RDESC_STAT_RUNT      0x00080000      /* runt packet received */
 569 #define RL_RDESC_STAT_CRCERR    0x00040000      /* CRC error */
 570 #define RL_RDESC_STAT_PROTOID   0x00030000      /* Protocol type */
 571 #define RL_RDESC_STAT_UDP       0x00020000      /* UDP, 8168C/CP, 8111C/CP */
 572 #define RL_RDESC_STAT_TCP       0x00010000      /* TCP, 8168C/CP, 8111C/CP */
 573 #define RL_RDESC_STAT_IPSUMBAD  0x00008000      /* IP header checksum bad */
 574 #define RL_RDESC_STAT_UDPSUMBAD 0x00004000      /* UDP checksum bad */
 575 #define RL_RDESC_STAT_TCPSUMBAD 0x00002000      /* TCP checksum bad */
 576 #define RL_RDESC_STAT_GFRAGLEN  RL_RDESC_CMD_BUFLEN     /* RX'ed frame/frag len */
 577 #define RL_RDESC_STAT_ERRS      (RL_RDESC_STAT_GIANT|RL_RDESC_STAT_RUNT| \
 578                                  RL_RDESC_STAT_CRCERR)
 579
 580 #define RL_RDESC_VLANCTL_TAG    0x00010000      /* VLAN tag available
 581                                                    (rl_vlandata valid)*/
 582 #define RL_RDESC_VLANCTL_DATA   0x0000FFFF      /* TAG data */
 583 /* RTL8168C/RTL8168CP/RTL8111C/RTL8111CP */
 584 #define RL_RDESC_IPV6           0x80000000
 585 #define RL_RDESC_IPV4           0x40000000
 586
 587 #define RL_PROTOID_NONIP        0x00000000
 588 #define RL_PROTOID_TCPIP        0x00010000
 589 #define RL_PROTOID_UDPIP        0x00020000
 590 #define RL_PROTOID_IP           0x00030000
 591 #define RL_TCPPKT(x)            (((x) & RL_RDESC_STAT_PROTOID) == \
 592                                  RL_PROTOID_TCPIP)
 593 #define RL_UDPPKT(x)            (((x) & RL_RDESC_STAT_PROTOID) == \
 594                                  RL_PROTOID_UDPIP)
 595
 596 //--- From FreeBSD 9.0---
 597
 598
 599 union RxDesc {
 600         u_int32_t       ul[4];
 601         struct {
 602 #if defined(_LITTLE_ENDIAN)
 603                 u_int32_t Frame_Length:14;
 604                 u_int32_t TCPF:1;
 605                 u_int32_t UDPF:1;
 606                 u_int32_t IPF:1;
 607                 u_int32_t TCPT:1;
 608                 u_int32_t UDPT:1;
 609                 u_int32_t CRC:1;
 610                 u_int32_t RUNT:1;
 611                 u_int32_t RES:1;
 612                 u_int32_t RWT:1;
 613                 u_int32_t RESV:2;
 614                 u_int32_t BAR:1;
 615                 u_int32_t PAM:1;
 616                 u_int32_t MAR:1;
 617                 u_int32_t LS:1;
 618                 u_int32_t FS:1;
 619                 u_int32_t EOR:1;
 620                 u_int32_t OWN:1;
 621
 622                 u_int32_t VLAN_TAG:16;
 623                 u_int32_t TAVA:1;
 624                 u_int32_t RESV1:15;
 625 #elif defined(_BIG_ENDIAN)
 626                 u_int32_t OWN:1;
 627                 u_int32_t EOR:1;
 628                 u_int32_t FS:1;
 629                 u_int32_t LS:1;
 630                 u_int32_t MAR:1;
 631                 u_int32_t PAM:1;
 632                 u_int32_t BAR:1;
 633                 u_int32_t RESV:2;
 634                 u_int32_t RWT:1;
 635                 u_int32_t RES:1;
 636                 u_int32_t RUNT:1;
 637                 u_int32_t CRC:1;
 638                 u_int32_t UDPT:1;
 639                 u_int32_t TCPT:1;
 640                 u_int32_t IPF:1;
 641                 u_int32_t UDPF:1;
 642                 u_int32_t TCPF:1;
 643                 u_int32_t Frame_Length:14;
 644
 645                 u_int32_t RESV1:15;
 646                 u_int32_t TAVA:1;
 647                 u_int32_t VLAN_TAG:16;
 648 #else
 649 #error  "what endian is this machine?"
 650 #endif
 651                 u_int32_t RxBuffL;
 652                 u_int32_t RxBuffH;
 653         } so0;  /* symbol owner=0 */
 654 };
 655
 656 union TxDesc {
 657         u_int32_t       ul[4];
 658         struct {
 659 #if defined(_LITTLE_ENDIAN)
 660                 u_int32_t Frame_Length:16;
 661                 u_int32_t TCPCS:1;
 662                 u_int32_t UDPCS:1;
 663                 u_int32_t IPCS:1;
 664                 u_int32_t SCRC:1;
 665                 u_int32_t RESV:6;
 666                 u_int32_t TDMA:1;
 667                 u_int32_t LGSEN:1;
 668                 u_int32_t LS:1;
 669                 u_int32_t FS:1;
 670                 u_int32_t EOR:1;
 671                 u_int32_t OWN:1;
 672
 673                 u_int32_t VLAN_TAG:16;
 674                 u_int32_t TAGC0:1;
 675                 u_int32_t TAGC1:1;
 676                 u_int32_t RESV1:14;
 677 #elif defined(_BIG_ENDIAN)
 678                 u_int32_t OWN:1;
 679                 u_int32_t EOR:1;
 680                 u_int32_t FS:1;
 681                 u_int32_t LS:1;
 682                 u_int32_t LGSEN:1;
 683                 u_int32_t TDMA:1;
 684                 u_int32_t RESV:6;
 685                 u_int32_t SCRC:1;
 686                 u_int32_t IPCS:1;
 687                 u_int32_t UDPCS:1;
 688                 u_int32_t TCPCS:1;
 689                 u_int32_t Frame_Length:16;
 690
 691                 u_int32_t RESV1:14;
 692                 u_int32_t TAGC1:1;
 693                 u_int32_t TAGC0:1;
 694                 u_int32_t VLAN_TAG:16;
 695 #else
 696 #error  "what endian is this machine?"
 697 #endif
 698                 u_int32_t TxBuffL;
 699                 u_int32_t TxBuffH;
 700         } so1;  /* symbol owner=1 */
 701 };
 702
 703 struct re_descriptor {
 704         u_int8_t                rx_cur_index;
 705         u_int8_t                rx_last_index;
 706         union RxDesc            *rx_desc;       /* 8 bits alignment */
 707         struct mbuf             *rx_buf[RE_RX_BUF_NUM];
 708
 709         u_int8_t                tx_cur_index;
 710         u_int8_t                tx_last_index;
 711         union TxDesc            *tx_desc;       /* 8 bits alignment */
 712         struct mbuf             *tx_buf[RE_TX_BUF_NUM];
 713         bus_dma_tag_t           rx_desc_tag;
 714         bus_dmamap_t            rx_desc_dmamap;
 715         bus_dma_tag_t           re_rx_mtag;     /* mbuf RX mapping tag */
 716         bus_dmamap_t            re_rx_dmamap[RE_RX_BUF_NUM];
 717
 718         bus_dma_tag_t           tx_desc_tag;
 719         bus_dmamap_t            tx_desc_dmamap;
 720         bus_dma_tag_t           re_tx_mtag;     /* mbuf TX mapping tag */
 721         bus_dmamap_t            re_tx_dmamap[RE_TX_BUF_NUM];
 722 };
 723
 724 #define RE_INC(x)               (x = (x + 1) % RE_TX_LIST_CNT)
 725 #define RE_CUR_TXADDR(x)        ((x->re_cdata.cur_tx * 4) + RE_TXADDR0)
 726 #define RE_CUR_TXSTAT(x)        ((x->re_cdata.cur_tx * 4) + RE_TXSTAT0)
 727 #define RE_CUR_TXMBUF(x)        (x->re_cdata.re_tx_chain[x->re_cdata.cur_tx])
 728 #define RE_LAST_TXADDR(x)       ((x->re_cdata.last_tx * 4) + RE_TXADDR0)
 729 #define RE_LAST_TXSTAT(x)       ((x->re_cdata.last_tx * 4) + RE_TXSTAT0)
 730 #define RE_LAST_TXMBUF(x)       (x->re_cdata.re_tx_chain[x->re_cdata.last_tx])
 731
 732 struct re_type {
 733         u_int16_t               re_vid;
 734         u_int16_t               re_did;
 735         char                    *re_name;
 736 };
 737
 738 struct re_mii_frame {
 739         u_int8_t                mii_stdelim;
 740         u_int8_t                mii_opcode;
 741         u_int8_t                mii_phyaddr;
 742         u_int8_t                mii_regaddr;
 743         u_int8_t                mii_turnaround;
 744         u_int16_t               mii_data;
 745 };
 746 #endif  /* !__DragonFly__ */
 747
 748 /*
 749  * MII constants
 750  */
 751 #define RE_MII_STARTDELIM       0x01
 752 #define RE_MII_READOP           0x02
 753 #define RE_MII_WRITEOP          0x01
 754 #define RE_MII_TURNAROUND       0x02
 755 #define RL_TDESC_VLANCTL_TAG 0x00020000
 756 #define RL_RDESC_VLANCTL_TAG 0x00010000
 757 #define RL_RDESC_VLANCTL_DATA   0x0000FFFF
 758 #define RL_CPLUSCMD_VLANSTRIP 0x0040
 759 #define RL_FLAG_MSI                     0x00000001
 760 #define RL_FLAG_PHYWAKE_PM      0x00000004
 761 #define RL_FLAG_DESCV2          0x00000040
 762 #define RL_FLAG_MSIX                0x00000800
 763 #define RL_FLAG_MAGIC_PACKET_V2 0x20000000
 764 #define RL_FLAG_PCIE            0x40000000
 765
 766 #define RL_ProtoIP      ((1<<17)|(1<<18))
 767 //#define RL_ProtoIP    ((1<<16)|(1<<17))
 768 #define RL_TCPT                 (1<<17)
 769 #define RL_UDPT                 (1<<18)
 770 #define RL_IPF          (1<<16)
 771 #define RL_UDPF         (1<<15)
 772 #define RL_TCPF         (1<<14)
 773 #define RL_V4F          (1<<30)
 774
 775 #define RL_IPV4CS      (1<<29)
 776 #define RL_TCPCS                (1<<30)
 777 #define RL_UDPCS        (1<<31)
 778 #define RL_IPV4CS1     (1<<18)
 779 #define RL_TCPCS1       (1<<16)
 780 #define RL_UDPCS1       (1<<17)
 781
 782 #define RL_RxChkSum (1<<5)
 783
 784 enum {
 785         MACFG_3 = 3,
 786         MACFG_4,
 787         MACFG_5,
 788         MACFG_6,
 789
 790         MACFG_11 = 11,
 791         MACFG_12,
 792         MACFG_13,
 793         MACFG_14,
 794         MACFG_15,
 795         MACFG_16,
 796         MACFG_17,
 797         MACFG_18,
 798         MACFG_19,
 799
 800         MACFG_21 = 21,
 801         MACFG_22,
 802         MACFG_23,
 803         MACFG_24,
 804         MACFG_25,
 805         MACFG_26,
 806         MACFG_27,
 807         MACFG_28,
 808
 809         MACFG_31 = 31,
 810         MACFG_32,
 811         MACFG_33,
 812
 813         MACFG_36 = 36,
 814         MACFG_37,
 815         MACFG_38,
 816         MACFG_39,
 817
 818         MACFG_41 = 41,
 819         MACFG_42,
 820         MACFG_43,
 821
 822         MACFG_50 = 50,
 823         MACFG_51,
 824         MACFG_52,
 825         MACFG_53,
 826         MACFG_54,
 827         MACFG_55,
 828         MACFG_56,
 829         MACFG_57,
 830         MACFG_58,
 831         MACFG_59,
 832         MACFG_60,
 833         MACFG_61,
 834         MACFG_62,
 835         MACFG_63,
 836         MACFG_64,
 837         MACFG_65,
 838         MACFG_66,
 839         MACFG_67,
 840         MACFG_68,
 841         MACFG_69,
 842
 843         MACFG_FF = 0xFF
 844 };
 845
 846 //#define MAC_STYLE_1   1       /* RTL8110S/SB/SC, RTL8111B and RTL8101E */
 847 //#define MAC_STYLE_2   2       /* RTL8111C/CP/D and RTL8102E */
 848
 849 #ifndef __DragonFly__
 850 struct re_softc {
 851 #if OS_VER<VERSION(6,0)
 852         struct arpcom           arpcom;                 /* interface info */
 853 #else
 854         struct ifnet            *re_ifp;
 855 #endif
 856
 857         bus_space_handle_t      re_bhandle;             /* bus space handle */
 858         bus_space_tag_t         re_btag;                        /* bus space tag */
 859         struct resource         *re_res;
 860         int                 re_res_id;
 861         int                 re_res_type;
 862         struct resource         *re_res_pba;
 863         struct resource         *re_irq;
 864         void                    *re_intrhand;
 865         struct ifmedia          media;                  /* used to instead of MII */
 866
 867         /* Variable for 8169 family */
 868         u_int8_t                re_8169_MacVersion;
 869         u_int8_t                re_8169_PhyVersion;
 870
 871         u_int8_t                rx_fifo_overflow;
 872         u_int8_t                driver_detach;
 873
 874         u_int8_t                re_unit;                        /* interface number */
 875         u_int8_t                re_type;
 876         u_int8_t                re_stats_no_timeout;
 877         u_int8_t                re_revid;
 878         u_int16_t               re_device_id;
 879
 880         struct re_chain_data    re_cdata;               /* Tx buffer chain, Used only in ~C+ mode */
 881         struct re_descriptor    re_desc;                        /* Descriptor, Used only in C+ mode */
 882 #ifdef RE_USE_NEW_CALLOUT_FUN
 883         struct callout  re_stat_ch;
 884 #else
 885         struct callout_handle   re_stat_ch;
 886 #endif
 887         u_int8_t                re_link_chg_det;
 888         struct mtx              mtx;
 889         bus_dma_tag_t           re_parent_tag;
 890         device_t                dev;
 891         int                      re_expcap;
 892         int                      max_jumbo_frame_size;
 893         int                      re_rx_mbuf_sz;
 894         int              re_rx_desc_buf_sz;
 895         int                      re_if_flags;
 896         int              re_tx_cstag;
 897         int                      re_rx_cstag;
 898         int          suspended;      /* 0 = normal  1 = suspended */
 899
 900         u_int8_t RequireAdcBiasPatch;
 901         u_int16_t AdcBiasPatchIoffset;
 902
 903         u_int8_t RequireAdjustUpsTxLinkPulseTiming;
 904         u_int16_t SwrCnt1msIni;
 905 #if OS_VER>=VERSION(7,0)
 906         struct task             re_inttask;
 907 #endif
 908         u_int16_t cur_page;
 909
 910         u_int8_t re_hw_enable_msi_msix;
 911
 912         u_int8_t re_coalesce_tx_pkt;
 913
 914         u_int8_t        link_state;
 915
 916         u_int8_t        prohibit_access_reg;
 917
 918         u_int8_t        re_hw_supp_now_is_oob_ver;
 919 };
 920 #endif  /* !__DragonFly__ */
 921
 922 enum bits {
 923         BIT_0 = (1 << 0),
 924         BIT_1 = (1 << 1),
 925         BIT_2 = (1 << 2),
 926         BIT_3 = (1 << 3),
 927         BIT_4 = (1 << 4),
 928         BIT_5 = (1 << 5),
 929         BIT_6 = (1 << 6),
 930         BIT_7 = (1 << 7),
 931         BIT_8 = (1 << 8),
 932         BIT_9 = (1 << 9),
 933         BIT_10 = (1 << 10),
 934         BIT_11 = (1 << 11),
 935         BIT_12 = (1 << 12),
 936         BIT_13 = (1 << 13),
 937         BIT_14 = (1 << 14),
 938         BIT_15 = (1 << 15),
 939         BIT_16 = (1 << 16),
 940         BIT_17 = (1 << 17),
 941         BIT_18 = (1 << 18),
 942         BIT_19 = (1 << 19),
 943         BIT_20 = (1 << 20),
 944         BIT_21 = (1 << 21),
 945         BIT_22 = (1 << 22),
 946         BIT_23 = (1 << 23),
 947         BIT_24 = (1 << 24),
 948         BIT_25 = (1 << 25),
 949         BIT_26 = (1 << 26),
 950         BIT_27 = (1 << 27),
 951         BIT_28 = (1 << 28),
 952         BIT_29 = (1 << 29),
 953         BIT_30 = (1 << 30),
 954         BIT_31 = (1 << 31)
 955 };
 956
 957 #ifndef __DragonFly__
 958 #define RE_LOCK(_sc)            mtx_lock(&(_sc)->mtx)
 959 #define RE_UNLOCK(_sc)          mtx_unlock(&(_sc)->mtx)
 960 #define RE_LOCK_INIT(_sc,_name) mtx_init(&(_sc)->mtx,_name,MTX_NETWORK_LOCK,MTX_DEF)
 961 #define RE_LOCK_DESTROY(_sc)    mtx_destroy(&(_sc)->mtx)
 962 #define RE_LOCK_ASSERT(_sc)     mtx_assert(&(_sc)->mtx,MA_OWNED)
 963
 964 /*
 965  * register space access macros
 966  */
 967 #if OS_VER>VERSION(5,9)
 968 #define CSR_WRITE_STREAM_4(sc, reg, val)        ((sc->prohibit_access_reg)?:bus_space_write_stream_4(sc->re_btag, sc->re_bhandle, reg, val))
 969 #define CSR_WRITE_STREAM_2(sc, reg, val)        ((sc->prohibit_access_reg)?:bus_space_write_stream_2(sc->re_btag, sc->re_bhandle, reg, val))
 970 #endif
 971 #define CSR_WRITE_4(sc, reg, val)       ((sc->prohibit_access_reg)?:bus_space_write_4(sc->re_btag, sc->re_bhandle, reg, val))
 972 #define CSR_WRITE_2(sc, reg, val)       ((sc->prohibit_access_reg)?:bus_space_write_2(sc->re_btag, sc->re_bhandle, reg, val))
 973 #define CSR_WRITE_1(sc, reg, val)       ((sc->prohibit_access_reg)?:bus_space_write_1(sc->re_btag, sc->re_bhandle, reg, val))
 974
 975 #define CSR_READ_4(sc, reg)     ((sc->prohibit_access_reg)?0xFFFFFFFF:bus_space_read_4(sc->re_btag, sc->re_bhandle, reg))
 976 #define CSR_READ_2(sc, reg)     ((sc->prohibit_access_reg)?0xFFFF:bus_space_read_2(sc->re_btag, sc->re_bhandle, reg))
 977 #define CSR_READ_1(sc, reg)     ((sc->prohibit_access_reg)?0xFF:bus_space_read_1(sc->re_btag, sc->re_bhandle, reg))
 978 #endif  /* !__DragonFly__ */
 979
 980 #define RE_TIMEOUT              1000
 981
 982 /*
 983  * General constants that are fun to know.
 984  *
 985  * RealTek PCI vendor ID
 986  */
 987 #define RT_VENDORID                             0x10EC
 988
 989 /*
 990  * RealTek chip device IDs.
 991  */
 992 #define RT_DEVICEID_8129                        0x8129
 993 #define RT_DEVICEID_8139                        0x8139
 994 #define RT_DEVICEID_8169                        0x8169          /* For RTL8169 */
 995 #define RT_DEVICEID_8169SC                      0x8167          /* For RTL8169SC */
 996 #define RT_DEVICEID_8168                        0x8168          /* For RTL8168B */
 997 #define RT_DEVICEID_8161                        0x8161          /* For RTL8168 Series add-on card */
 998 #define RT_DEVICEID_8136                        0x8136          /* For RTL8101E */
 999
1000 /*
1001  * Accton PCI vendor ID
1002  */
1003 #define ACCTON_VENDORID                         0x1113
1004
1005 /*
1006  * Accton MPX 5030/5038 device ID.
1007  */
1008 #define ACCTON_DEVICEID_5030                    0x1211
1009
1010 /*
1011  * Delta Electronics Vendor ID.
1012  */
1013 #define DELTA_VENDORID                          0x1500
1014
1015 /*
1016  * Delta device IDs.
1017  */
1018 #define DELTA_DEVICEID_8139                     0x1360
1019
1020 /*
1021  * Addtron vendor ID.
1022  */
1023 #define ADDTRON_VENDORID                        0x4033
1024
1025 /*
1026  * Addtron device IDs.
1027  */
1028 #define ADDTRON_DEVICEID_8139                   0x1360
1029
1030 /*
1031  * D-Link vendor ID.
1032  */
1033 #define DLINK_VENDORID                          0x1186
1034
1035 /*
1036  * D-Link DFE-530TX+ device ID
1037  */
1038 #define DLINK_DEVICEID_530TXPLUS                0x1300
1039
1040 /*
1041  * PCI low memory base and low I/O base register, and
1042  * other PCI registers.
1043  */
1044
1045 #define RE_PCI_VENDOR_ID        0x00
1046 #define RE_PCI_DEVICE_ID        0x02
1047 #define RE_PCI_COMMAND          0x04
1048 #define RE_PCI_STATUS           0x06
1049 #define RE_PCI_REVISION_ID      0x08    /* 8 bits */
1050 #define RE_PCI_CLASSCODE        0x09
1051 #define RE_PCI_LATENCY_TIMER    0x0D
1052 #define RE_PCI_HEADER_TYPE      0x0E
1053 #define RE_PCI_BIOSROM          0x30
1054 #define RE_PCI_INTLINE          0x3C
1055 #define RE_PCI_INTPIN           0x3D
1056 #define RE_PCI_MINGNT           0x3E
1057 #define RE_PCI_MINLAT           0x0F
1058 #define RE_PCI_RESETOPT         0x48
1059 #define RE_PCI_EEPROM_DATA      0x4C
1060
1061 #define RE_PCI_CAPID            0x50 /* 8 bits */
1062 #define RE_PCI_NEXTPTR          0x51 /* 8 bits */
1063 #define RE_PCI_PWRMGMTCAP       0x52 /* 16 bits */
1064 #define RE_PCI_PWRMGMTCTRL      0x54 /* 16 bits */
1065
1066 #define RE_PSTATE_MASK          0x0003
1067 #define RE_PSTATE_D0            0x0000
1068 #define RE_PSTATE_D1            0x0002
1069 #define RE_PSTATE_D2            0x0002
1070 #define RE_PSTATE_D3            0x0003
1071 #define RE_PME_EN               0x0010
1072 #define RE_PME_STATUS           0x8000
1073
1074 #define RE_WOL_LINK_SPEED_10M_FIRST ( 0 )
1075 #define RE_WOL_LINK_SPEED_100M_FIRST ( 1 )
1076
1077 #ifdef __alpha__
1078 #undef vtophys
1079 #define vtophys(va)     alpha_XXX_dmamap((vm_offset_t)va)
1080 #endif
1081
1082 #ifndef TRUE
1083 #define TRUE            1
1084 #endif
1085 #ifndef FALSE
1086 #define FALSE           0
1087 #endif
1088
1089 #define PHYAR_Flag              0x80000000
1090 #define RE_CPlusMode            0x20            /* In Revision ID */
1091
1092 /* interrupt service routine loop time*/
1093 /* the minimum value is 1 */
1094 #define INTR_MAX_LOOP   1
1095
1096 /*#define RE_DBG*/
1097
1098 #ifdef RE_DBG
1099 #define DBGPRINT(_unit, _msg)                   printf ("re%d: %s\n", _unit,_msg)
1100 #define DBGPRINT1(_unit, _msg, _para1)  \
1101                 {                                                                       \
1102                         char buf[100];                                  \
1103                         sprintf(buf,_msg,_para1);               \
1104                         printf ("re%d: %s\n", _unit,buf);       \
1105                 }
1106 #else
1107 #define DBGPRINT(_unit, _msg)
1108 #define DBGPRINT1(_unit, _msg, _para1)
1109 #endif
1110
1111 #ifndef __DragonFly__
1112 #if OS_VER<VERSION(4,9)
1113 #define IFM_1000_T              IFM_1000_TX
1114 #elif OS_VER<VERSION(6,0)
1115 #define RE_GET_IFNET(SC)        &SC->arpcom.ac_if
1116 #define if_drv_flags            if_flags
1117 #define IFF_DRV_RUNNING         IFF_RUNNING
1118 #define IFF_DRV_OACTIVE         IFF_OACTIVE
1119 #else
1120 #define RE_GET_IFNET(SC)        SC->re_ifp
1121 #endif
1122
1123 #if OS_VER>=VERSION(10,0)
1124 #define IF_ADDR_LOCK        IF_ADDR_WLOCK
1125 #define IF_ADDR_UNLOCK      IF_ADDR_WUNLOCK
1126 #endif
1127
1128 #if OS_VER>=VERSION(7,4)
1129 #if OS_VER>=VERSION(9,2)
1130 #define RE_PCIEM_LINK_CAP_ASPM        PCIEM_LINK_CAP_ASPM
1131 #define RE_PCIER_LINK_CTL             PCIER_LINK_CTL
1132 #define RE_PCIER_LINK_CAP             PCIER_LINK_CAP
1133 #else //OS_VER>=VERSION(9,2)
1134 #define RE_PCIEM_LINK_CAP_ASPM        PCIM_LINK_CAP_ASPM
1135 #define RE_PCIER_LINK_CTL             PCIR_EXPRESS_LINK_CTL
1136 #define RE_PCIER_LINK_CAP             PCIR_EXPRESS_LINK_CAP
1137 #endif
1138 #endif //OS_VER>=VERSION(7,4)
1139 #endif  /* !__DragonFly__ */