sys/platform/pc64/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/md_var.h>
  36 #include <machine/pmap.h>
  37 #include <machine_base/apic/lapic.h>
  38 #include <machine_base/apic/ioapic_abi.h>
  39 #include <machine/segments.h>
  40 #include <sys/thread2.h>
  41
  42 #include <machine/intr_machdep.h>
  43
  44 #include "apicvar.h"
  45
  46 volatile lapic_t *lapic;
  47
  48 static void     lapic_timer_calibrate(void);
  49 static void     lapic_timer_set_divisor(int);
  50 static void     lapic_timer_fixup_handler(void *);
  51 static void     lapic_timer_restart_handler(void *);
  52
  53 void            lapic_timer_process(void);
  54 void            lapic_timer_process_frame(struct intrframe *);
  55 void            lapic_timer_always(struct intrframe *);
  56
  57 static int      lapic_timer_enable = 1;
  58 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  59
  60 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  61 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  62 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  63 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  64
  65 static struct cputimer_intr lapic_cputimer_intr = {
  66         .freq = 0,
  67         .reload = lapic_timer_intr_reload,
  68         .enable = lapic_timer_intr_enable,
  69         .config = cputimer_intr_default_config,
  70         .restart = lapic_timer_intr_restart,
  71         .pmfixup = lapic_timer_intr_pmfixup,
  72         .initclock = cputimer_intr_default_initclock,
  73         .next = SLIST_ENTRY_INITIALIZER,
  74         .name = "lapic",
  75         .type = CPUTIMER_INTR_LAPIC,
  76         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  77         .caps = CPUTIMER_INTR_CAP_NONE
  78 };
  79
  80 static int              lapic_timer_divisor_idx = -1;
  81 static const uint32_t   lapic_timer_divisors[] = {
  82         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  83         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  84 };
  85 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  86
  87 /*
  88  * APIC ID logical/physical mapping structures.
  89  * We oversize these to simplify boot-time config.
  90  */
  91 int     cpu_num_to_apic_id[NAPICID];
  92 int     apic_id_to_logical[NAPICID];
  93
  94 void
  95 lapic_eoi(void)
  96 {
  97
  98         lapic->eoi = 0;
  99 }
 100
 101 /*
 102  * Enable LAPIC, configure interrupts.
 103  */
 104 void
 105 lapic_init(boolean_t bsp)
 106 {
 107         uint32_t timer;
 108         u_int   temp;
 109
 110         /*
 111          * Install vectors
 112          *
 113          * Since IDT is shared between BSP and APs, these vectors
 114          * only need to be installed once; we do it on BSP.
 115          */
 116         if (bsp) {
 117                 /* Install a 'Spurious INTerrupt' vector */
 118                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 119                     SDT_SYSIGT, SEL_KPL, 0);
 120
 121                 /* Install an inter-CPU IPI for TLB invalidation */
 122                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 123                     SDT_SYSIGT, SEL_KPL, 0);
 124
 125                 /* Install an inter-CPU IPI for IPIQ messaging */
 126                 setidt(XIPIQ_OFFSET, Xipiq,
 127                     SDT_SYSIGT, SEL_KPL, 0);
 128
 129                 /* Install a timer vector */
 130                 setidt(XTIMER_OFFSET, Xtimer,
 131                     SDT_SYSIGT, SEL_KPL, 0);
 132
 133                 /* Install an inter-CPU IPI for CPU stop/restart */
 134                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 135                     SDT_SYSIGT, SEL_KPL, 0);
 136         }
 137
 138         /*
 139          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 140          * aggregate interrupt input from the 8259.  The INTA cycle
 141          * will be routed to the external controller (the 8259) which
 142          * is expected to supply the vector.
 143          *
 144          * Must be setup edge triggered, active high.
 145          *
 146          * Disable LINT0 on BSP, if I/O APIC is enabled.
 147          *
 148          * Disable LINT0 on the APs.  It doesn't matter what delivery
 149          * mode we use because we leave it masked.
 150          */
 151         temp = lapic->lvt_lint0;
 152         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 153                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 154         if (bsp) {
 155                 temp |= APIC_LVT_DM_EXTINT;
 156                 if (apic_io_enable)
 157                         temp |= APIC_LVT_MASKED;
 158         } else {
 159                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 160         }
 161         lapic->lvt_lint0 = temp;
 162
 163         /*
 164          * Setup LINT1 as NMI.
 165          *
 166          * Must be setup edge trigger, active high.
 167          *
 168          * Enable LINT1 on BSP, if I/O APIC is enabled.
 169          *
 170          * Disable LINT1 on the APs.
 171          */
 172         temp = lapic->lvt_lint1;
 173         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 174                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 175         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 176         if (bsp && apic_io_enable)
 177                 temp &= ~APIC_LVT_MASKED;
 178         lapic->lvt_lint1 = temp;
 179
 180         /*
 181          * Mask the LAPIC error interrupt, LAPIC performance counter
 182          * interrupt.
 183          */
 184         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 185         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 186
 187         /*
 188          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 189          */
 190         timer = lapic->lvt_timer;
 191         timer &= ~APIC_LVTT_VECTOR;
 192         timer |= XTIMER_OFFSET;
 193         timer |= APIC_LVTT_MASKED;
 194         lapic->lvt_timer = timer;
 195
 196         /*
 197          * Set the Task Priority Register as needed.   At the moment allow
 198          * interrupts on all cpus (the APs will remain CLId until they are
 199          * ready to deal).  We could disable all but IPIs by setting
 200          * temp |= TPR_IPI for cpu != 0.
 201          */
 202         temp = lapic->tpr;
 203         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 204 #ifdef SMP /* APIC-IO */
 205 if (!apic_io_enable) {
 206 #endif
 207         /*
 208          * If we are NOT running the IO APICs, the LAPIC will only be used
 209          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 210          */
 211         temp |= TPR_IPI;
 212 #ifdef SMP /* APIC-IO */
 213 }
 214 #endif
 215         lapic->tpr = temp;
 216
 217         /*
 218          * Enable the LAPIC
 219          */
 220         temp = lapic->svr;
 221         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 222         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 223
 224         /*
 225          * Set the spurious interrupt vector.  The low 4 bits of the vector
 226          * must be 1111.
 227          */
 228         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 229                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 230         temp &= ~APIC_SVR_VECTOR;
 231         temp |= XSPURIOUSINT_OFFSET;
 232
 233         lapic->svr = temp;
 234
 235         /*
 236          * Pump out a few EOIs to clean out interrupts that got through
 237          * before we were able to set the TPR.
 238          */
 239         lapic_eoi();
 240         lapic_eoi();
 241         lapic_eoi();
 242
 243         if (bsp) {
 244                 lapic_timer_calibrate();
 245                 if (lapic_timer_enable) {
 246                         cputimer_intr_register(&lapic_cputimer_intr);
 247                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 248                 }
 249         } else {
 250                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 251         }
 252
 253         if (bootverbose)
 254                 apic_dump("apic_initialize()");
 255 }
 256
 257 static void
 258 lapic_timer_set_divisor(int divisor_idx)
 259 {
 260         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 261         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 262 }
 263
 264 static void
 265 lapic_timer_oneshot(u_int count)
 266 {
 267         uint32_t value;
 268
 269         value = lapic->lvt_timer;
 270         value &= ~APIC_LVTT_PERIODIC;
 271         lapic->lvt_timer = value;
 272         lapic->icr_timer = count;
 273 }
 274
 275 static void
 276 lapic_timer_oneshot_quick(u_int count)
 277 {
 278         lapic->icr_timer = count;
 279 }
 280
 281 static void
 282 lapic_timer_calibrate(void)
 283 {
 284         sysclock_t value;
 285
 286         /* Try to calibrate the local APIC timer. */
 287         for (lapic_timer_divisor_idx = 0;
 288              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 289              lapic_timer_divisor_idx++) {
 290                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 291                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 292                 DELAY(2000000);
 293                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 294                 if (value != APIC_TIMER_MAX_COUNT)
 295                         break;
 296         }
 297         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 298                 panic("lapic: no proper timer divisor?!\n");
 299         lapic_cputimer_intr.freq = value / 2;
 300
 301         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 302                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 303 }
 304
 305 static void
 306 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 307 {
 308         sysclock_t count;
 309
 310         gd->gd_timer_running = 0;
 311
 312         count = sys_cputimer->count();
 313         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 314                 systimer_intr(&count, 0, frame);
 315 }
 316
 317 void
 318 lapic_timer_process(void)
 319 {
 320         lapic_timer_process_oncpu(mycpu, NULL);
 321 }
 322
 323 void
 324 lapic_timer_process_frame(struct intrframe *frame)
 325 {
 326         lapic_timer_process_oncpu(mycpu, frame);
 327 }
 328
 329 /*
 330  * This manual debugging code is called unconditionally from Xtimer
 331  * (the lapic timer interrupt) whether the current thread is in a
 332  * critical section or not) and can be useful in tracking down lockups.
 333  *
 334  * NOTE: MANUAL DEBUG CODE
 335  */
 336 #if 0
 337 static int saveticks[SMP_MAXCPU];
 338 static int savecounts[SMP_MAXCPU];
 339 #endif
 340
 341 void
 342 lapic_timer_always(struct intrframe *frame)
 343 {
 344 #if 0
 345         globaldata_t gd = mycpu;
 346         int cpu = gd->gd_cpuid;
 347         char buf[64];
 348         short *gptr;
 349         int i;
 350
 351         if (cpu <= 20) {
 352                 gptr = (short *)0xFFFFFFFF800b8000 + 80 * cpu;
 353                 *gptr = ((*gptr + 1) & 0x00FF) | 0x0700;
 354                 ++gptr;
 355
 356                 ksnprintf(buf, sizeof(buf), " %p %16s %d %16s ",
 357                     (void *)frame->if_rip, gd->gd_curthread->td_comm, ticks,
 358                     gd->gd_infomsg);
 359                 for (i = 0; buf[i]; ++i) {
 360                         gptr[i] = 0x0700 | (unsigned char)buf[i];
 361                 }
 362         }
 363 #if 0
 364         if (saveticks[gd->gd_cpuid] != ticks) {
 365                 saveticks[gd->gd_cpuid] = ticks;
 366                 savecounts[gd->gd_cpuid] = 0;
 367         }
 368         ++savecounts[gd->gd_cpuid];
 369         if (savecounts[gd->gd_cpuid] > 2000 && panicstr == NULL) {
 370                 panic("cpud %d panicing on ticks failure",
 371                         gd->gd_cpuid);
 372         }
 373         for (i = 0; i < ncpus; ++i) {
 374                 int delta;
 375                 if (saveticks[i] && panicstr == NULL) {
 376                         delta = saveticks[i] - ticks;
 377                         if (delta < -10 || delta > 10) {
 378                                 panic("cpu %d panicing on cpu %d watchdog",
 379                                       gd->gd_cpuid, i);
 380                         }
 381                 }
 382         }
 383 #endif
 384 #endif
 385 }
 386
 387 static void
 388 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 389 {
 390         struct globaldata *gd = mycpu;
 391
 392         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 393         if (reload < 2)
 394                 reload = 2;
 395
 396         if (gd->gd_timer_running) {
 397                 if (reload < lapic->ccr_timer)
 398                         lapic_timer_oneshot_quick(reload);
 399         } else {
 400                 gd->gd_timer_running = 1;
 401                 lapic_timer_oneshot_quick(reload);
 402         }
 403 }
 404
 405 static void
 406 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 407 {
 408         uint32_t timer;
 409
 410         timer = lapic->lvt_timer;
 411         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 412         lapic->lvt_timer = timer;
 413
 414         lapic_timer_fixup_handler(NULL);
 415 }
 416
 417 static void
 418 lapic_timer_fixup_handler(void *arg)
 419 {
 420         int *started = arg;
 421
 422         if (started != NULL)
 423                 *started = 0;
 424
 425         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 426                 /*
 427                  * Detect the presence of C1E capability mostly on latest
 428                  * dual-cores (or future) k8 family.  This feature renders
 429                  * the local APIC timer dead, so we disable it by reading
 430                  * the Interrupt Pending Message register and clearing both
 431                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 432                  *
 433                  * Reference:
 434                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 435                  *    Family 0Fh Processors"
 436                  *   #32559 revision 3.00
 437                  */
 438                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 439                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 440                         uint64_t msr;
 441
 442                         msr = rdmsr(0xc0010055);
 443                         if (msr & 0x18000000) {
 444                                 struct globaldata *gd = mycpu;
 445
 446                                 kprintf("cpu%d: AMD C1E detected\n",
 447                                         gd->gd_cpuid);
 448                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 449
 450                                 /*
 451                                  * We are kinda stalled;
 452                                  * kick start again.
 453                                  */
 454                                 gd->gd_timer_running = 1;
 455                                 lapic_timer_oneshot_quick(2);
 456
 457                                 if (started != NULL)
 458                                         *started = 1;
 459                         }
 460                 }
 461         }
 462 }
 463
 464 static void
 465 lapic_timer_restart_handler(void *dummy __unused)
 466 {
 467         int started;
 468
 469         lapic_timer_fixup_handler(&started);
 470         if (!started) {
 471                 struct globaldata *gd = mycpu;
 472
 473                 gd->gd_timer_running = 1;
 474                 lapic_timer_oneshot_quick(2);
 475         }
 476 }
 477
 478 /*
 479  * This function is called only by ACPI-CA code currently:
 480  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 481  *   module controls PM.  So once ACPI-CA is attached, we try
 482  *   to apply the fixup to prevent LAPIC timer from hanging.
 483  */
 484 static void
 485 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 486 {
 487         lwkt_send_ipiq_mask(smp_active_mask,
 488                             lapic_timer_fixup_handler, NULL);
 489 }
 490
 491 static void
 492 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 493 {
 494         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 495 }
 496
 497
 498 /*
 499  * dump contents of local APIC registers
 500  */
 501 void
 502 apic_dump(char* str)
 503 {
 504         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 505         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 506                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 507 }
 508
 509 /*
 510  * Inter Processor Interrupt functions.
 511  */
 512
 513 /*
 514  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 515  *
 516  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 517  *  vector is any valid SYSTEM INT vector
 518  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 519  *
 520  * A backlog of requests can create a deadlock between cpus.  To avoid this
 521  * we have to be able to accept IPIs at the same time we are trying to send
 522  * them.  The critical section prevents us from attempting to send additional
 523  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 524  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 525  * to occur but fortunately it does not happen too often.
 526  */
 527 int
 528 apic_ipi(int dest_type, int vector, int delivery_mode)
 529 {
 530         u_long  icr_lo;
 531
 532         crit_enter();
 533         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 534             unsigned long rflags = read_rflags();
 535             cpu_enable_intr();
 536             DEBUG_PUSH_INFO("apic_ipi");
 537             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 538                 lwkt_process_ipiq();
 539             }
 540             DEBUG_POP_INFO();
 541             write_rflags(rflags);
 542         }
 543
 544         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 545                 delivery_mode | vector;
 546         lapic->icr_lo = icr_lo;
 547         crit_exit();
 548         return 0;
 549 }
 550
 551 void
 552 single_apic_ipi(int cpu, int vector, int delivery_mode)
 553 {
 554         u_long  icr_lo;
 555         u_long  icr_hi;
 556
 557         crit_enter();
 558         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 559             unsigned long rflags = read_rflags();
 560             cpu_enable_intr();
 561             DEBUG_PUSH_INFO("single_apic_ipi");
 562             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 563                 lwkt_process_ipiq();
 564             }
 565             DEBUG_POP_INFO();
 566             write_rflags(rflags);
 567         }
 568         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 569         icr_hi |= (CPU_TO_ID(cpu) << 24);
 570         lapic->icr_hi = icr_hi;
 571
 572         /* build ICR_LOW */
 573         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 574             | APIC_DEST_DESTFLD | delivery_mode | vector;
 575
 576         /* write APIC ICR */
 577         lapic->icr_lo = icr_lo;
 578         crit_exit();
 579 }
 580
 581 #if 0
 582
 583 /*
 584  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 585  *
 586  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 587  * to the target, and the scheduler does not 'poll' for IPI messages.
 588  */
 589 int
 590 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 591 {
 592         u_long  icr_lo;
 593         u_long  icr_hi;
 594
 595         crit_enter();
 596         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 597             crit_exit();
 598             return(0);
 599         }
 600         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 601         icr_hi |= (CPU_TO_ID(cpu) << 24);
 602         lapic->icr_hi = icr_hi;
 603
 604         /* build IRC_LOW */
 605         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 606             | APIC_DEST_DESTFLD | delivery_mode | vector;
 607
 608         /* write APIC ICR */
 609         lapic->icr_lo = icr_lo;
 610         crit_exit();
 611         return(1);
 612 }
 613
 614 #endif
 615
 616 /*
 617  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 618  *
 619  * target is a bitmask of destination cpus.  Vector is any
 620  * valid system INT vector.  Delivery mode may be either
 621  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 622  */
 623 void
 624 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 625 {
 626         crit_enter();
 627         while (target) {
 628                 int n = BSFCPUMASK(target);
 629                 target &= ~CPUMASK(n);
 630                 single_apic_ipi(n, vector, delivery_mode);
 631         }
 632         crit_exit();
 633 }
 634
 635 /*
 636  * Timer code, in development...
 637  *  - suggested by rgrimes@gndrsh.aac.dev.com
 638  */
 639 int
 640 get_apic_timer_frequency(void)
 641 {
 642         return(lapic_cputimer_intr.freq);
 643 }
 644
 645 /*
 646  * Load a 'downcount time' in uSeconds.
 647  */
 648 void
 649 set_apic_timer(int us)
 650 {
 651         u_int count;
 652
 653         /*
 654          * When we reach here, lapic timer's frequency
 655          * must have been calculated as well as the
 656          * divisor (lapic->dcr_timer is setup during the
 657          * divisor calculation).
 658          */
 659         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 660                  lapic_timer_divisor_idx >= 0);
 661
 662         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 663         lapic_timer_oneshot(count);
 664 }
 665
 666
 667 /*
 668  * Read remaining time in timer.
 669  */
 670 int
 671 read_apic_timer(void)
 672 {
 673 #if 0
 674         /** XXX FIXME: we need to return the actual remaining time,
 675          *         for now we just return the remaining count.
 676          */
 677 #else
 678         return lapic->ccr_timer;
 679 #endif
 680 }
 681
 682
 683 /*
 684  * Spin-style delay, set delay time in uS, spin till it drains.
 685  */
 686 void
 687 u_sleep(int count)
 688 {
 689         set_apic_timer(count);
 690         while (read_apic_timer())
 691                  /* spin */ ;
 692 }
 693
 694 int
 695 lapic_unused_apic_id(int start)
 696 {
 697         int i;
 698
 699         for (i = start; i < NAPICID; ++i) {
 700                 if (ID_TO_CPU(i) == -1)
 701                         return i;
 702         }
 703         return NAPICID;
 704 }
 705
 706 void
 707 lapic_map(vm_offset_t lapic_addr)
 708 {
 709         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 710
 711         kprintf("lapic: at 0x%08lx\n", lapic_addr);
 712 }
 713
 714 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 715         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 716
 717 void
 718 lapic_config(void)
 719 {
 720         struct lapic_enumerator *e;
 721         int error, i;
 722
 723         for (i = 0; i < NAPICID; ++i)
 724                 ID_TO_CPU(i) = -1;
 725
 726         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 727                 error = e->lapic_probe(e);
 728                 if (!error)
 729                         break;
 730         }
 731         if (e == NULL)
 732                 panic("can't config lapic\n");
 733
 734         e->lapic_enumerate(e);
 735 }
 736
 737 void
 738 lapic_enumerator_register(struct lapic_enumerator *ne)
 739 {
 740         struct lapic_enumerator *e;
 741
 742         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 743                 if (e->lapic_prio < ne->lapic_prio) {
 744                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 745                         return;
 746                 }
 747         }
 748         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 749 }
 750
 751 void
 752 lapic_set_cpuid(int cpu_id, int apic_id)
 753 {
 754         CPU_TO_ID(cpu_id) = apic_id;
 755         ID_TO_CPU(apic_id) = cpu_id;
 756 }