sys/platform/pc64/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/md_var.h>
  36 #include <machine/pmap.h>
  37 #include <machine_base/apic/lapic.h>
  38 #include <machine_base/apic/ioapic_abi.h>
  39 #include <machine/segments.h>
  40 #include <sys/thread2.h>
  41
  42 #include <machine/intr_machdep.h>
  43
  44 #include "apicvar.h"
  45
  46 volatile lapic_t *lapic;
  47
  48 static void     lapic_timer_calibrate(void);
  49 static void     lapic_timer_set_divisor(int);
  50 static void     lapic_timer_fixup_handler(void *);
  51 static void     lapic_timer_restart_handler(void *);
  52
  53 void            lapic_timer_process(void);
  54 void            lapic_timer_process_frame(struct intrframe *);
  55 void            lapic_timer_always(struct intrframe *);
  56
  57 static int      lapic_timer_enable = 1;
  58 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  59
  60 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  61 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  62 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  63 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  64
  65 static struct cputimer_intr lapic_cputimer_intr = {
  66         .freq = 0,
  67         .reload = lapic_timer_intr_reload,
  68         .enable = lapic_timer_intr_enable,
  69         .config = cputimer_intr_default_config,
  70         .restart = lapic_timer_intr_restart,
  71         .pmfixup = lapic_timer_intr_pmfixup,
  72         .initclock = cputimer_intr_default_initclock,
  73         .next = SLIST_ENTRY_INITIALIZER,
  74         .name = "lapic",
  75         .type = CPUTIMER_INTR_LAPIC,
  76         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  77         .caps = CPUTIMER_INTR_CAP_NONE
  78 };
  79
  80 static int              lapic_timer_divisor_idx = -1;
  81 static const uint32_t   lapic_timer_divisors[] = {
  82         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  83         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  84 };
  85 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  86
  87 /*
  88  * APIC ID <-> CPU ID mapping structures.
  89  */
  90 int     cpu_id_to_apic_id[NAPICID];
  91 int     apic_id_to_cpu_id[NAPICID];
  92
  93 void
  94 lapic_eoi(void)
  95 {
  96
  97         lapic->eoi = 0;
  98 }
  99
 100 /*
 101  * Enable LAPIC, configure interrupts.
 102  */
 103 void
 104 lapic_init(boolean_t bsp)
 105 {
 106         uint32_t timer;
 107         u_int   temp;
 108
 109         /*
 110          * Install vectors
 111          *
 112          * Since IDT is shared between BSP and APs, these vectors
 113          * only need to be installed once; we do it on BSP.
 114          */
 115         if (bsp) {
 116                 /* Install a 'Spurious INTerrupt' vector */
 117                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 118                     SDT_SYSIGT, SEL_KPL, 0);
 119
 120                 /* Install an inter-CPU IPI for TLB invalidation */
 121                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 122                     SDT_SYSIGT, SEL_KPL, 0);
 123
 124                 /* Install an inter-CPU IPI for IPIQ messaging */
 125                 setidt(XIPIQ_OFFSET, Xipiq,
 126                     SDT_SYSIGT, SEL_KPL, 0);
 127
 128                 /* Install a timer vector */
 129                 setidt(XTIMER_OFFSET, Xtimer,
 130                     SDT_SYSIGT, SEL_KPL, 0);
 131
 132                 /* Install an inter-CPU IPI for CPU stop/restart */
 133                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 134                     SDT_SYSIGT, SEL_KPL, 0);
 135         }
 136
 137         /*
 138          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 139          * aggregate interrupt input from the 8259.  The INTA cycle
 140          * will be routed to the external controller (the 8259) which
 141          * is expected to supply the vector.
 142          *
 143          * Must be setup edge triggered, active high.
 144          *
 145          * Disable LINT0 on BSP, if I/O APIC is enabled.
 146          *
 147          * Disable LINT0 on the APs.  It doesn't matter what delivery
 148          * mode we use because we leave it masked.
 149          */
 150         temp = lapic->lvt_lint0;
 151         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 152                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 153         if (bsp) {
 154                 temp |= APIC_LVT_DM_EXTINT;
 155                 if (apic_io_enable)
 156                         temp |= APIC_LVT_MASKED;
 157         } else {
 158                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 159         }
 160         lapic->lvt_lint0 = temp;
 161
 162         /*
 163          * Setup LINT1 as NMI.
 164          *
 165          * Must be setup edge trigger, active high.
 166          *
 167          * Enable LINT1 on BSP, if I/O APIC is enabled.
 168          *
 169          * Disable LINT1 on the APs.
 170          */
 171         temp = lapic->lvt_lint1;
 172         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 173                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 174         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 175         if (bsp && apic_io_enable)
 176                 temp &= ~APIC_LVT_MASKED;
 177         lapic->lvt_lint1 = temp;
 178
 179         /*
 180          * Mask the LAPIC error interrupt, LAPIC performance counter
 181          * interrupt.
 182          */
 183         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 184         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 185
 186         /*
 187          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 188          */
 189         timer = lapic->lvt_timer;
 190         timer &= ~APIC_LVTT_VECTOR;
 191         timer |= XTIMER_OFFSET;
 192         timer |= APIC_LVTT_MASKED;
 193         lapic->lvt_timer = timer;
 194
 195         /*
 196          * Set the Task Priority Register as needed.   At the moment allow
 197          * interrupts on all cpus (the APs will remain CLId until they are
 198          * ready to deal).  We could disable all but IPIs by setting
 199          * temp |= TPR_IPI for cpu != 0.
 200          */
 201         temp = lapic->tpr;
 202         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 203 #ifdef SMP /* APIC-IO */
 204 if (!apic_io_enable) {
 205 #endif
 206         /*
 207          * If we are NOT running the IO APICs, the LAPIC will only be used
 208          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 209          */
 210         temp |= TPR_IPI;
 211 #ifdef SMP /* APIC-IO */
 212 }
 213 #endif
 214         lapic->tpr = temp;
 215
 216         /*
 217          * Enable the LAPIC
 218          */
 219         temp = lapic->svr;
 220         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 221         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 222
 223         /*
 224          * Set the spurious interrupt vector.  The low 4 bits of the vector
 225          * must be 1111.
 226          */
 227         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 228                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 229         temp &= ~APIC_SVR_VECTOR;
 230         temp |= XSPURIOUSINT_OFFSET;
 231
 232         lapic->svr = temp;
 233
 234         /*
 235          * Pump out a few EOIs to clean out interrupts that got through
 236          * before we were able to set the TPR.
 237          */
 238         lapic_eoi();
 239         lapic_eoi();
 240         lapic_eoi();
 241
 242         if (bsp) {
 243                 lapic_timer_calibrate();
 244                 if (lapic_timer_enable) {
 245                         cputimer_intr_register(&lapic_cputimer_intr);
 246                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 247                 }
 248         } else {
 249                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 250         }
 251
 252         if (bootverbose)
 253                 apic_dump("apic_initialize()");
 254 }
 255
 256 static void
 257 lapic_timer_set_divisor(int divisor_idx)
 258 {
 259         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 260         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 261 }
 262
 263 static void
 264 lapic_timer_oneshot(u_int count)
 265 {
 266         uint32_t value;
 267
 268         value = lapic->lvt_timer;
 269         value &= ~APIC_LVTT_PERIODIC;
 270         lapic->lvt_timer = value;
 271         lapic->icr_timer = count;
 272 }
 273
 274 static void
 275 lapic_timer_oneshot_quick(u_int count)
 276 {
 277         lapic->icr_timer = count;
 278 }
 279
 280 static void
 281 lapic_timer_calibrate(void)
 282 {
 283         sysclock_t value;
 284
 285         /* Try to calibrate the local APIC timer. */
 286         for (lapic_timer_divisor_idx = 0;
 287              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 288              lapic_timer_divisor_idx++) {
 289                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 290                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 291                 DELAY(2000000);
 292                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 293                 if (value != APIC_TIMER_MAX_COUNT)
 294                         break;
 295         }
 296         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 297                 panic("lapic: no proper timer divisor?!\n");
 298         lapic_cputimer_intr.freq = value / 2;
 299
 300         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 301                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 302 }
 303
 304 static void
 305 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 306 {
 307         sysclock_t count;
 308
 309         gd->gd_timer_running = 0;
 310
 311         count = sys_cputimer->count();
 312         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 313                 systimer_intr(&count, 0, frame);
 314 }
 315
 316 void
 317 lapic_timer_process(void)
 318 {
 319         lapic_timer_process_oncpu(mycpu, NULL);
 320 }
 321
 322 void
 323 lapic_timer_process_frame(struct intrframe *frame)
 324 {
 325         lapic_timer_process_oncpu(mycpu, frame);
 326 }
 327
 328 /*
 329  * This manual debugging code is called unconditionally from Xtimer
 330  * (the lapic timer interrupt) whether the current thread is in a
 331  * critical section or not) and can be useful in tracking down lockups.
 332  *
 333  * NOTE: MANUAL DEBUG CODE
 334  */
 335 #if 0
 336 static int saveticks[SMP_MAXCPU];
 337 static int savecounts[SMP_MAXCPU];
 338 #endif
 339
 340 void
 341 lapic_timer_always(struct intrframe *frame)
 342 {
 343 #if 0
 344         globaldata_t gd = mycpu;
 345         int cpu = gd->gd_cpuid;
 346         char buf[64];
 347         short *gptr;
 348         int i;
 349
 350         if (cpu <= 20) {
 351                 gptr = (short *)0xFFFFFFFF800b8000 + 80 * cpu;
 352                 *gptr = ((*gptr + 1) & 0x00FF) | 0x0700;
 353                 ++gptr;
 354
 355                 ksnprintf(buf, sizeof(buf), " %p %16s %d %16s ",
 356                     (void *)frame->if_rip, gd->gd_curthread->td_comm, ticks,
 357                     gd->gd_infomsg);
 358                 for (i = 0; buf[i]; ++i) {
 359                         gptr[i] = 0x0700 | (unsigned char)buf[i];
 360                 }
 361         }
 362 #if 0
 363         if (saveticks[gd->gd_cpuid] != ticks) {
 364                 saveticks[gd->gd_cpuid] = ticks;
 365                 savecounts[gd->gd_cpuid] = 0;
 366         }
 367         ++savecounts[gd->gd_cpuid];
 368         if (savecounts[gd->gd_cpuid] > 2000 && panicstr == NULL) {
 369                 panic("cpud %d panicing on ticks failure",
 370                         gd->gd_cpuid);
 371         }
 372         for (i = 0; i < ncpus; ++i) {
 373                 int delta;
 374                 if (saveticks[i] && panicstr == NULL) {
 375                         delta = saveticks[i] - ticks;
 376                         if (delta < -10 || delta > 10) {
 377                                 panic("cpu %d panicing on cpu %d watchdog",
 378                                       gd->gd_cpuid, i);
 379                         }
 380                 }
 381         }
 382 #endif
 383 #endif
 384 }
 385
 386 static void
 387 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 388 {
 389         struct globaldata *gd = mycpu;
 390
 391         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 392         if (reload < 2)
 393                 reload = 2;
 394
 395         if (gd->gd_timer_running) {
 396                 if (reload < lapic->ccr_timer)
 397                         lapic_timer_oneshot_quick(reload);
 398         } else {
 399                 gd->gd_timer_running = 1;
 400                 lapic_timer_oneshot_quick(reload);
 401         }
 402 }
 403
 404 static void
 405 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 406 {
 407         uint32_t timer;
 408
 409         timer = lapic->lvt_timer;
 410         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 411         lapic->lvt_timer = timer;
 412
 413         lapic_timer_fixup_handler(NULL);
 414 }
 415
 416 static void
 417 lapic_timer_fixup_handler(void *arg)
 418 {
 419         int *started = arg;
 420
 421         if (started != NULL)
 422                 *started = 0;
 423
 424         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 425                 /*
 426                  * Detect the presence of C1E capability mostly on latest
 427                  * dual-cores (or future) k8 family.  This feature renders
 428                  * the local APIC timer dead, so we disable it by reading
 429                  * the Interrupt Pending Message register and clearing both
 430                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 431                  *
 432                  * Reference:
 433                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 434                  *    Family 0Fh Processors"
 435                  *   #32559 revision 3.00
 436                  */
 437                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 438                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 439                         uint64_t msr;
 440
 441                         msr = rdmsr(0xc0010055);
 442                         if (msr & 0x18000000) {
 443                                 struct globaldata *gd = mycpu;
 444
 445                                 kprintf("cpu%d: AMD C1E detected\n",
 446                                         gd->gd_cpuid);
 447                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 448
 449                                 /*
 450                                  * We are kinda stalled;
 451                                  * kick start again.
 452                                  */
 453                                 gd->gd_timer_running = 1;
 454                                 lapic_timer_oneshot_quick(2);
 455
 456                                 if (started != NULL)
 457                                         *started = 1;
 458                         }
 459                 }
 460         }
 461 }
 462
 463 static void
 464 lapic_timer_restart_handler(void *dummy __unused)
 465 {
 466         int started;
 467
 468         lapic_timer_fixup_handler(&started);
 469         if (!started) {
 470                 struct globaldata *gd = mycpu;
 471
 472                 gd->gd_timer_running = 1;
 473                 lapic_timer_oneshot_quick(2);
 474         }
 475 }
 476
 477 /*
 478  * This function is called only by ACPI-CA code currently:
 479  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 480  *   module controls PM.  So once ACPI-CA is attached, we try
 481  *   to apply the fixup to prevent LAPIC timer from hanging.
 482  */
 483 static void
 484 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 485 {
 486         lwkt_send_ipiq_mask(smp_active_mask,
 487                             lapic_timer_fixup_handler, NULL);
 488 }
 489
 490 static void
 491 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 492 {
 493         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 494 }
 495
 496
 497 /*
 498  * dump contents of local APIC registers
 499  */
 500 void
 501 apic_dump(char* str)
 502 {
 503         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 504         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 505                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 506 }
 507
 508 /*
 509  * Inter Processor Interrupt functions.
 510  */
 511
 512 /*
 513  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 514  *
 515  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 516  *  vector is any valid SYSTEM INT vector
 517  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 518  *
 519  * A backlog of requests can create a deadlock between cpus.  To avoid this
 520  * we have to be able to accept IPIs at the same time we are trying to send
 521  * them.  The critical section prevents us from attempting to send additional
 522  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 523  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 524  * to occur but fortunately it does not happen too often.
 525  */
 526 int
 527 apic_ipi(int dest_type, int vector, int delivery_mode)
 528 {
 529         u_long  icr_lo;
 530
 531         crit_enter();
 532         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 533             unsigned long rflags = read_rflags();
 534             cpu_enable_intr();
 535             DEBUG_PUSH_INFO("apic_ipi");
 536             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 537                 lwkt_process_ipiq();
 538             }
 539             DEBUG_POP_INFO();
 540             write_rflags(rflags);
 541         }
 542
 543         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 544                 delivery_mode | vector;
 545         lapic->icr_lo = icr_lo;
 546         crit_exit();
 547         return 0;
 548 }
 549
 550 void
 551 single_apic_ipi(int cpu, int vector, int delivery_mode)
 552 {
 553         u_long  icr_lo;
 554         u_long  icr_hi;
 555
 556         crit_enter();
 557         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 558             unsigned long rflags = read_rflags();
 559             cpu_enable_intr();
 560             DEBUG_PUSH_INFO("single_apic_ipi");
 561             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 562                 lwkt_process_ipiq();
 563             }
 564             DEBUG_POP_INFO();
 565             write_rflags(rflags);
 566         }
 567         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 568         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 569         lapic->icr_hi = icr_hi;
 570
 571         /* build ICR_LOW */
 572         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 573             | APIC_DEST_DESTFLD | delivery_mode | vector;
 574
 575         /* write APIC ICR */
 576         lapic->icr_lo = icr_lo;
 577         crit_exit();
 578 }
 579
 580 #if 0
 581
 582 /*
 583  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 584  *
 585  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 586  * to the target, and the scheduler does not 'poll' for IPI messages.
 587  */
 588 int
 589 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 590 {
 591         u_long  icr_lo;
 592         u_long  icr_hi;
 593
 594         crit_enter();
 595         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 596             crit_exit();
 597             return(0);
 598         }
 599         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 600         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 601         lapic->icr_hi = icr_hi;
 602
 603         /* build IRC_LOW */
 604         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 605             | APIC_DEST_DESTFLD | delivery_mode | vector;
 606
 607         /* write APIC ICR */
 608         lapic->icr_lo = icr_lo;
 609         crit_exit();
 610         return(1);
 611 }
 612
 613 #endif
 614
 615 /*
 616  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 617  *
 618  * target is a bitmask of destination cpus.  Vector is any
 619  * valid system INT vector.  Delivery mode may be either
 620  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 621  */
 622 void
 623 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 624 {
 625         crit_enter();
 626         while (target) {
 627                 int n = BSFCPUMASK(target);
 628                 target &= ~CPUMASK(n);
 629                 single_apic_ipi(n, vector, delivery_mode);
 630         }
 631         crit_exit();
 632 }
 633
 634 /*
 635  * Timer code, in development...
 636  *  - suggested by rgrimes@gndrsh.aac.dev.com
 637  */
 638 int
 639 get_apic_timer_frequency(void)
 640 {
 641         return(lapic_cputimer_intr.freq);
 642 }
 643
 644 /*
 645  * Load a 'downcount time' in uSeconds.
 646  */
 647 void
 648 set_apic_timer(int us)
 649 {
 650         u_int count;
 651
 652         /*
 653          * When we reach here, lapic timer's frequency
 654          * must have been calculated as well as the
 655          * divisor (lapic->dcr_timer is setup during the
 656          * divisor calculation).
 657          */
 658         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 659                  lapic_timer_divisor_idx >= 0);
 660
 661         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 662         lapic_timer_oneshot(count);
 663 }
 664
 665
 666 /*
 667  * Read remaining time in timer.
 668  */
 669 int
 670 read_apic_timer(void)
 671 {
 672 #if 0
 673         /** XXX FIXME: we need to return the actual remaining time,
 674          *         for now we just return the remaining count.
 675          */
 676 #else
 677         return lapic->ccr_timer;
 678 #endif
 679 }
 680
 681
 682 /*
 683  * Spin-style delay, set delay time in uS, spin till it drains.
 684  */
 685 void
 686 u_sleep(int count)
 687 {
 688         set_apic_timer(count);
 689         while (read_apic_timer())
 690                  /* spin */ ;
 691 }
 692
 693 int
 694 lapic_unused_apic_id(int start)
 695 {
 696         int i;
 697
 698         for (i = start; i < NAPICID; ++i) {
 699                 if (APICID_TO_CPUID(i) == -1)
 700                         return i;
 701         }
 702         return NAPICID;
 703 }
 704
 705 void
 706 lapic_map(vm_offset_t lapic_addr)
 707 {
 708         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 709
 710         kprintf("lapic: at 0x%08lx\n", lapic_addr);
 711 }
 712
 713 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 714         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 715
 716 int
 717 lapic_config(void)
 718 {
 719         struct lapic_enumerator *e;
 720         int error, i, enable;
 721
 722         for (i = 0; i < NAPICID; ++i)
 723                 APICID_TO_CPUID(i) = -1;
 724
 725         enable = 1;
 726         TUNABLE_INT_FETCH("hw.lapic_enable", &enable);
 727         if (!enable) {
 728                 kprintf("LAPIC: Warning LAPIC is disabled\n");
 729                 return ENXIO;
 730         }
 731
 732         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 733                 error = e->lapic_probe(e);
 734                 if (!error)
 735                         break;
 736         }
 737         if (e == NULL) {
 738                 kprintf("LAPIC: Can't find LAPIC\n");
 739                 return ENXIO;
 740         }
 741
 742         e->lapic_enumerate(e);
 743         return 0;
 744 }
 745
 746 void
 747 lapic_enumerator_register(struct lapic_enumerator *ne)
 748 {
 749         struct lapic_enumerator *e;
 750
 751         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 752                 if (e->lapic_prio < ne->lapic_prio) {
 753                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 754                         return;
 755                 }
 756         }
 757         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 758 }
 759
 760 void
 761 lapic_set_cpuid(int cpu_id, int apic_id)
 762 {
 763         CPUID_TO_APICID(cpu_id) = apic_id;
 764         APICID_TO_CPUID(apic_id) = cpu_id;
 765 }