sys/dev/drm/i915/intel_ringbuffer.h

   1 #ifndef _INTEL_RINGBUFFER_H_
   2 #define _INTEL_RINGBUFFER_H_
   3
   4 #include <linux/io.h>
   5
   6 /*
   7  * Gen2 BSpec "1. Programming Environment" / 1.4.4.6 "Ring Buffer Use"
   8  * Gen3 BSpec "vol1c Memory Interface Functions" / 2.3.4.5 "Ring Buffer Use"
   9  * Gen4+ BSpec "vol1c Memory Interface and Command Stream" / 5.3.4.5 "Ring Buffer Use"
  10  *
  11  * "If the Ring Buffer Head Pointer and the Tail Pointer are on the same
  12  * cacheline, the Head Pointer must not be greater than the Tail
  13  * Pointer."
  14  */
  15 #define I915_RING_FREE_SPACE 64
  16
  17 struct  intel_hw_status_page {
  18         u32             *page_addr;
  19         unsigned int    gfx_addr;
  20         struct          drm_i915_gem_object *obj;
  21 };
  22
  23 #define I915_READ_TAIL(ring) I915_READ(RING_TAIL((ring)->mmio_base))
  24 #define I915_WRITE_TAIL(ring, val) I915_WRITE(RING_TAIL((ring)->mmio_base), val)
  25
  26 #define I915_READ_START(ring) I915_READ(RING_START((ring)->mmio_base))
  27 #define I915_WRITE_START(ring, val) I915_WRITE(RING_START((ring)->mmio_base), val)
  28
  29 #define I915_READ_HEAD(ring)  I915_READ(RING_HEAD((ring)->mmio_base))
  30 #define I915_WRITE_HEAD(ring, val) I915_WRITE(RING_HEAD((ring)->mmio_base), val)
  31
  32 #define I915_READ_CTL(ring) I915_READ(RING_CTL((ring)->mmio_base))
  33 #define I915_WRITE_CTL(ring, val) I915_WRITE(RING_CTL((ring)->mmio_base), val)
  34
  35 #define I915_READ_IMR(ring) I915_READ(RING_IMR((ring)->mmio_base))
  36 #define I915_WRITE_IMR(ring, val) I915_WRITE(RING_IMR((ring)->mmio_base), val)
  37
  38 #define I915_READ_NOPID(ring) I915_READ(RING_NOPID((ring)->mmio_base))
  39 #define I915_READ_SYNC_0(ring) I915_READ(RING_SYNC_0((ring)->mmio_base))
  40 #define I915_READ_SYNC_1(ring) I915_READ(RING_SYNC_1((ring)->mmio_base))
  41
  42 struct  intel_ring_buffer {
  43         const char      *name;
  44         enum intel_ring_id {
  45                 RCS = 0x0,
  46                 VCS,
  47                 BCS,
  48         } id;
  49 #define I915_NUM_RINGS 3
  50         uint32_t        mmio_base;
  51         void            *virtual_start;
  52         struct          drm_device *dev;
  53         struct          drm_i915_gem_object *obj;
  54
  55         uint32_t        head;
  56         uint32_t        tail;
  57         int             space;
  58         int             size;
  59         int             effective_size;
  60         struct intel_hw_status_page status_page;
  61
  62         /** We track the position of the requests in the ring buffer, and
  63          * when each is retired we increment last_retired_head as the GPU
  64          * must have finished processing the request and so we know we
  65          * can advance the ringbuffer up to that position.
  66          *
  67          * last_retired_head is set to -1 after the value is consumed so
  68          * we can detect new retirements.
  69          */
  70         u32             last_retired_head;
  71
  72         struct lock     irq_lock;
  73         u32             irq_refcount;
  74         u32             irq_mask;
  75         u32             trace_irq_seqno;
  76         u32             sync_seqno[I915_NUM_RINGS-1];
  77         bool            (*irq_get)(struct intel_ring_buffer *ring);
  78         void            (*irq_put)(struct intel_ring_buffer *ring);
  79
  80         int             (*init)(struct intel_ring_buffer *ring);
  81
  82         void            (*write_tail)(struct intel_ring_buffer *ring,
  83                                       uint32_t value);
  84         int             (*flush)(struct intel_ring_buffer *ring,
  85                                   uint32_t      invalidate_domains,
  86                                   uint32_t      flush_domains);
  87         int             (*add_request)(struct intel_ring_buffer *ring,
  88                                        uint32_t *seqno);
  89         /* Some chipsets are not quite as coherent as advertised and need
  90          * an expensive kick to force a true read of the up-to-date seqno.
  91          * However, the up-to-date seqno is not always required and the last
  92          * seen value is good enough. Note that the seqno will always be
  93          * monotonic, even if not coherent.
  94          */
  95         u32             (*get_seqno)(struct intel_ring_buffer *ring,
  96                                      bool lazy_coherency);
  97         int             (*dispatch_execbuffer)(struct intel_ring_buffer *ring,
  98                                                uint32_t offset, uint32_t length);
  99         void            (*cleanup)(struct intel_ring_buffer *ring);
 100         int             (*sync_to)(struct intel_ring_buffer *ring,
 101                                    struct intel_ring_buffer *to,
 102                                    u32 seqno);
 103
 104         u32             semaphore_register[3]; /*our mbox written by others */
 105         u32             signal_mbox[2]; /* mboxes this ring signals to */
 106
 107         /**
 108          * List of objects currently involved in rendering from the
 109          * ringbuffer.
 110          *
 111          * Includes buffers having the contents of their GPU caches
 112          * flushed, not necessarily primitives.  last_rendering_seqno
 113          * represents when the rendering involved will be completed.
 114          *
 115          * A reference is held on the buffer while on this list.
 116          */
 117         struct list_head active_list;
 118
 119         /**
 120          * List of breadcrumbs associated with GPU requests currently
 121          * outstanding.
 122          */
 123         struct list_head request_list;
 124
 125         /**
 126          * List of objects currently pending a GPU write flush.
 127          *
 128          * All elements on this list will belong to either the
 129          * active_list or flushing_list, last_rendering_seqno can
 130          * be used to differentiate between the two elements.
 131          */
 132         struct list_head gpu_write_list;
 133
 134         /**
 135          * Do we have some not yet emitted requests outstanding?
 136          */
 137         uint32_t outstanding_lazy_request;
 138         bool gpu_caches_dirty;
 139
 140         wait_queue_head_t irq_queue;
 141
 142         drm_local_map_t map;
 143
 144         void *private;
 145 };
 146
 147 static inline bool
 148 intel_ring_initialized(struct intel_ring_buffer *ring)
 149 {
 150         return ring->obj != NULL;
 151 }
 152
 153 static inline unsigned
 154 intel_ring_flag(struct intel_ring_buffer *ring)
 155 {
 156         return 1 << ring->id;
 157 }
 158
 159 static inline u32
 160 intel_ring_sync_index(struct intel_ring_buffer *ring,
 161                       struct intel_ring_buffer *other)
 162 {
 163         int idx;
 164
 165         /*
 166          * cs -> 0 = vcs, 1 = bcs
 167          * vcs -> 0 = bcs, 1 = cs,
 168          * bcs -> 0 = cs, 1 = vcs.
 169          */
 170
 171         idx = (other - ring) - 1;
 172         if (idx < 0)
 173                 idx += I915_NUM_RINGS;
 174
 175         return idx;
 176 }
 177
 178 static inline u32
 179 intel_read_status_page(struct intel_ring_buffer *ring,
 180                        int reg)
 181 {
 182         /* Ensure that the compiler doesn't optimize away the load. */
 183         cpu_ccfence();
 184         return ring->status_page.page_addr[reg];
 185 }
 186
 187 /**
 188  * Reads a dword out of the status page, which is written to from the command
 189  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 190  * MI_STORE_DATA_IMM.
 191  *
 192  * The following dwords have a reserved meaning:
 193  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 194  * 0x04: ring 0 head pointer
 195  * 0x05: ring 1 head pointer (915-class)
 196  * 0x06: ring 2 head pointer (915-class)
 197  * 0x10-0x1b: Context status DWords (GM45)
 198  * 0x1f: Last written status offset. (GM45)
 199  *
 200  * The area from dword 0x20 to 0x3ff is available for driver usage.
 201  */
 202 #define I915_GEM_HWS_INDEX              0x20
 203 #define I915_GEM_HWS_SCRATCH_INDEX      0x30
 204 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 205
 206 void intel_cleanup_ring_buffer(struct intel_ring_buffer *ring);
 207
 208 int __must_check intel_ring_begin(struct intel_ring_buffer *ring, int n);
 209 static inline void intel_ring_emit(struct intel_ring_buffer *ring,
 210                                    u32 data)
 211 {
 212         iowrite32(data, ring->virtual_start + ring->tail);
 213         ring->tail += 4;
 214 }
 215 void intel_ring_advance(struct intel_ring_buffer *ring);
 216 int __must_check intel_ring_idle(struct intel_ring_buffer *ring);
 217
 218 int intel_ring_flush_all_caches(struct intel_ring_buffer *ring);
 219 int intel_ring_invalidate_all_caches(struct intel_ring_buffer *ring);
 220
 221 int intel_init_render_ring_buffer(struct drm_device *dev);
 222 int intel_init_bsd_ring_buffer(struct drm_device *dev);
 223 int intel_init_blt_ring_buffer(struct drm_device *dev);
 224
 225 u32 intel_ring_get_active_head(struct intel_ring_buffer *ring);
 226 void intel_ring_setup_status_page(struct intel_ring_buffer *ring);
 227
 228 static inline u32 intel_ring_get_tail(struct intel_ring_buffer *ring)
 229 {
 230         return ring->tail;
 231 }
 232
 233 static inline u32 intel_ring_get_seqno(struct intel_ring_buffer *ring)
 234 {
 235         BUG_ON(ring->outstanding_lazy_request == 0);
 236         return ring->outstanding_lazy_request;
 237 }
 238
 239 static inline void i915_trace_irq_get(struct intel_ring_buffer *ring, u32 seqno)
 240 {
 241         if (ring->trace_irq_seqno == 0 && ring->irq_get(ring))
 242                 ring->trace_irq_seqno = seqno;
 243 }
 244
 245 /* DRI warts */
 246 int intel_render_ring_init_dri(struct drm_device *dev, u64 start, u32 size);
 247
 248 #endif /* _INTEL_RINGBUFFER_H_ */