sys/dev/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi_drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/i2c.h>
  39 #include <drm/intel-gtt.h>
  40 #include <linux/kref.h>
  41 #include <linux/pm_qos.h>
  42
  43 #define CONFIG_ACPI 1
  44
  45 /* General customization:
  46  */
  47
  48 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  49
  50 #define DRIVER_NAME             "i915"
  51 #define DRIVER_DESC             "Intel Graphics"
  52 #define DRIVER_DATE             "20080730"
  53
  54 enum i915_pipe {
  55         PIPE_A = 0,
  56         PIPE_B,
  57         PIPE_C,
  58         I915_MAX_PIPES
  59 };
  60 #define pipe_name(p) ((p) + 'A')
  61
  62 enum transcoder {
  63         TRANSCODER_A = 0,
  64         TRANSCODER_B,
  65         TRANSCODER_C,
  66         TRANSCODER_EDP = 0xF,
  67 };
  68 #define transcoder_name(t) ((t) + 'A')
  69
  70 enum plane {
  71         PLANE_A = 0,
  72         PLANE_B,
  73         PLANE_C,
  74 };
  75 #define plane_name(p) ((p) + 'A')
  76
  77 enum port {
  78         PORT_A = 0,
  79         PORT_B,
  80         PORT_C,
  81         PORT_D,
  82         PORT_E,
  83         I915_MAX_PORTS
  84 };
  85 #define port_name(p) ((p) + 'A')
  86
  87 enum hpd_pin {
  88         HPD_NONE = 0,
  89         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
  90         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
  91         HPD_CRT,
  92         HPD_SDVO_B,
  93         HPD_SDVO_C,
  94         HPD_PORT_B,
  95         HPD_PORT_C,
  96         HPD_PORT_D,
  97         HPD_NUM_PINS
  98 };
  99
 100 #define I915_GEM_GPU_DOMAINS \
 101         (I915_GEM_DOMAIN_RENDER | \
 102          I915_GEM_DOMAIN_SAMPLER | \
 103          I915_GEM_DOMAIN_COMMAND | \
 104          I915_GEM_DOMAIN_INSTRUCTION | \
 105          I915_GEM_DOMAIN_VERTEX)
 106
 107 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 108
 109 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 110         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 111                 if ((intel_encoder)->base.crtc == (__crtc))
 112
 113 struct intel_pch_pll {
 114         int refcount; /* count of number of CRTCs sharing this PLL */
 115         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 116         bool on; /* is the PLL actually active? Disabled during modeset */
 117         int pll_reg;
 118         int fp0_reg;
 119         int fp1_reg;
 120 };
 121 #define I915_NUM_PLLS 2
 122
 123 /* Used by dp and fdi links */
 124 struct intel_link_m_n {
 125         uint32_t        tu;
 126         uint32_t        gmch_m;
 127         uint32_t        gmch_n;
 128         uint32_t        link_m;
 129         uint32_t        link_n;
 130 };
 131
 132 void intel_link_compute_m_n(int bpp, int nlanes,
 133                             int pixel_clock, int link_clock,
 134                             struct intel_link_m_n *m_n);
 135
 136 struct intel_ddi_plls {
 137         int spll_refcount;
 138         int wrpll1_refcount;
 139         int wrpll2_refcount;
 140 };
 141
 142 /* Interface history:
 143  *
 144  * 1.1: Original.
 145  * 1.2: Add Power Management
 146  * 1.3: Add vblank support
 147  * 1.4: Fix cmdbuffer path, add heap destroy
 148  * 1.5: Add vblank pipe configuration
 149  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 150  *      - Support vertical blank on secondary display pipe
 151  */
 152 #define DRIVER_MAJOR            1
 153 #define DRIVER_MINOR            6
 154 #define DRIVER_PATCHLEVEL       0
 155
 156 #define WATCH_COHERENCY 0
 157 #define WATCH_LISTS     0
 158 #define WATCH_GTT       0
 159
 160 #define I915_GEM_PHYS_CURSOR_0 1
 161 #define I915_GEM_PHYS_CURSOR_1 2
 162 #define I915_GEM_PHYS_OVERLAY_REGS 3
 163 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 164
 165 struct drm_i915_gem_phys_object {
 166         int id;
 167         struct page **page_list;
 168         drm_dma_handle_t *handle;
 169         struct drm_i915_gem_object *cur_obj;
 170 };
 171
 172 struct opregion_header;
 173 struct opregion_acpi;
 174 struct opregion_swsci;
 175 struct opregion_asle;
 176 struct drm_i915_private;
 177
 178 struct intel_opregion {
 179         struct opregion_header __iomem *header;
 180         struct opregion_acpi __iomem *acpi;
 181         struct opregion_swsci __iomem *swsci;
 182         struct opregion_asle __iomem *asle;
 183         void __iomem *vbt;
 184         u32 __iomem *lid_state;
 185 };
 186 #define OPREGION_SIZE            (8*1024)
 187
 188 struct intel_overlay;
 189 struct intel_overlay_error_state;
 190
 191 struct drm_i915_master_private {
 192         drm_local_map_t *sarea;
 193         struct _drm_i915_sarea *sarea_priv;
 194 };
 195 #define I915_FENCE_REG_NONE -1
 196 #define I915_MAX_NUM_FENCES 32
 197 /* 32 fences + sign bit for FENCE_REG_NONE */
 198 #define I915_MAX_NUM_FENCE_BITS 6
 199
 200 struct drm_i915_fence_reg {
 201         struct list_head lru_list;
 202         struct drm_i915_gem_object *obj;
 203         int pin_count;
 204 };
 205
 206 struct sdvo_device_mapping {
 207         u8 initialized;
 208         u8 dvo_port;
 209         u8 slave_addr;
 210         u8 dvo_wiring;
 211         u8 i2c_pin;
 212         u8 ddc_pin;
 213 };
 214
 215 struct intel_display_error_state;
 216
 217 struct drm_i915_error_state {
 218         struct kref ref;
 219         u32 eir;
 220         u32 pgtbl_er;
 221         u32 ier;
 222         u32 ccid;
 223         u32 derrmr;
 224         u32 forcewake;
 225         bool waiting[I915_NUM_RINGS];
 226         u32 pipestat[I915_MAX_PIPES];
 227         u32 tail[I915_NUM_RINGS];
 228         u32 head[I915_NUM_RINGS];
 229         u32 ctl[I915_NUM_RINGS];
 230         u32 ipeir[I915_NUM_RINGS];
 231         u32 ipehr[I915_NUM_RINGS];
 232         u32 instdone[I915_NUM_RINGS];
 233         u32 acthd[I915_NUM_RINGS];
 234         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 235         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 236         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 237         /* our own tracking of ring head and tail */
 238         u32 cpu_ring_head[I915_NUM_RINGS];
 239         u32 cpu_ring_tail[I915_NUM_RINGS];
 240         u32 error; /* gen6+ */
 241         u32 err_int; /* gen7 */
 242         u32 instpm[I915_NUM_RINGS];
 243         u32 instps[I915_NUM_RINGS];
 244         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 245         u32 seqno[I915_NUM_RINGS];
 246         u64 bbaddr;
 247         u32 fault_reg[I915_NUM_RINGS];
 248         u32 done_reg;
 249         u32 faddr[I915_NUM_RINGS];
 250         u64 fence[I915_MAX_NUM_FENCES];
 251         struct timeval time;
 252         struct drm_i915_error_ring {
 253                 struct drm_i915_error_object {
 254                         int page_count;
 255                         u32 gtt_offset;
 256                         u32 *pages[0];
 257                 } *ringbuffer, *batchbuffer, *ctx;
 258                 struct drm_i915_error_request {
 259                         long jiffies;
 260                         u32 seqno;
 261                         u32 tail;
 262                 } *requests;
 263                 int num_requests;
 264         } ring[I915_NUM_RINGS];
 265         struct drm_i915_error_buffer {
 266                 u32 size;
 267                 u32 name;
 268                 u32 rseqno, wseqno;
 269                 u32 gtt_offset;
 270                 u32 read_domains;
 271                 u32 write_domain;
 272                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 273                 s32 pinned:2;
 274                 u32 tiling:2;
 275                 u32 dirty:1;
 276                 u32 purgeable:1;
 277                 s32 ring:4;
 278                 u32 cache_level:2;
 279         } *active_bo, *pinned_bo;
 280         u32 active_bo_count, pinned_bo_count;
 281         struct intel_overlay_error_state *overlay;
 282         struct intel_display_error_state *display;
 283 };
 284
 285 struct intel_crtc_config;
 286 struct intel_crtc;
 287
 288 struct drm_i915_display_funcs {
 289         bool (*fbc_enabled)(struct drm_device *dev);
 290         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 291         void (*disable_fbc)(struct drm_device *dev);
 292         int (*get_display_clock_speed)(struct drm_device *dev);
 293         int (*get_fifo_size)(struct drm_device *dev, int plane);
 294         void (*update_wm)(struct drm_device *dev);
 295         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 296                                  uint32_t sprite_width, int pixel_size);
 297         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 298                                  struct drm_display_mode *mode);
 299         void (*modeset_global_resources)(struct drm_device *dev);
 300         /* Returns the active state of the crtc, and if the crtc is active,
 301          * fills out the pipe-config with the hw state. */
 302         bool (*get_pipe_config)(struct intel_crtc *,
 303                                 struct intel_crtc_config *);
 304         int (*crtc_mode_set)(struct drm_crtc *crtc,
 305                              int x, int y,
 306                              struct drm_framebuffer *old_fb);
 307         void (*crtc_enable)(struct drm_crtc *crtc);
 308         void (*crtc_disable)(struct drm_crtc *crtc);
 309         void (*off)(struct drm_crtc *crtc);
 310         void (*write_eld)(struct drm_connector *connector,
 311                           struct drm_crtc *crtc);
 312         void (*fdi_link_train)(struct drm_crtc *crtc);
 313         void (*init_clock_gating)(struct drm_device *dev);
 314         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 315                           struct drm_framebuffer *fb,
 316                           struct drm_i915_gem_object *obj);
 317         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 318                             int x, int y);
 319         void (*hpd_irq_setup)(struct drm_device *dev);
 320         /* clock updates for mode set */
 321         /* cursor updates */
 322         /* render clock increase/decrease */
 323         /* display clock increase/decrease */
 324         /* pll clock increase/decrease */
 325 };
 326
 327 struct drm_i915_gt_funcs {
 328         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 329         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 330 };
 331
 332 #define DEV_INFO_FLAGS \
 333         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
 334         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
 335         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
 336         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
 337         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
 338         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
 339         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
 340         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
 341         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
 342         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
 343         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
 344         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
 345         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
 346         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
 347         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
 348         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
 349         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
 350         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
 351         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
 352         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
 353         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
 354         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
 355         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
 356         DEV_INFO_FLAG(has_llc)
 357
 358 struct intel_device_info {
 359         u32 display_mmio_offset;
 360         u8 num_pipes:3;
 361         u8 gen;
 362         u8 is_mobile:1;
 363         u8 is_i85x:1;
 364         u8 is_i915g:1;
 365         u8 is_i945gm:1;
 366         u8 is_g33:1;
 367         u8 need_gfx_hws:1;
 368         u8 is_g4x:1;
 369         u8 is_pineview:1;
 370         u8 is_broadwater:1;
 371         u8 is_crestline:1;
 372         u8 is_ivybridge:1;
 373         u8 is_valleyview:1;
 374         u8 has_force_wake:1;
 375         u8 is_haswell:1;
 376         u8 has_fbc:1;
 377         u8 has_pipe_cxsr:1;
 378         u8 has_hotplug:1;
 379         u8 cursor_needs_physical:1;
 380         u8 has_overlay:1;
 381         u8 overlay_needs_physical:1;
 382         u8 supports_tv:1;
 383         u8 has_bsd_ring:1;
 384         u8 has_blt_ring:1;
 385         u8 has_llc:1;
 386 };
 387
 388 enum i915_cache_level {
 389         I915_CACHE_NONE = 0,
 390         I915_CACHE_LLC,
 391         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 392 };
 393
 394 /* The Graphics Translation Table is the way in which GEN hardware translates a
 395  * Graphics Virtual Address into a Physical Address. In addition to the normal
 396  * collateral associated with any va->pa translations GEN hardware also has a
 397  * portion of the GTT which can be mapped by the CPU and remain both coherent
 398  * and correct (in cases like swizzling). That region is referred to as GMADR in
 399  * the spec.
 400  */
 401 struct i915_gtt {
 402         unsigned long start;            /* Start offset of used GTT */
 403         size_t total;                   /* Total size GTT can map */
 404         size_t stolen_size;             /* Total size of stolen memory */
 405
 406         unsigned long mappable_end;     /* End offset that we can CPU map */
 407         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 408         phys_addr_t mappable_base;      /* PA of our GMADR */
 409
 410         /** "Graphics Stolen Memory" holds the global PTEs */
 411         void __iomem *gsm;
 412
 413         bool do_idle_maps;
 414         dma_addr_t scratch_page_dma;
 415         struct page *scratch_page;
 416
 417         /* global gtt ops */
 418         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 419                           size_t *stolen, phys_addr_t *mappable_base,
 420                           unsigned long *mappable_end);
 421         void (*gtt_remove)(struct drm_device *dev);
 422         void (*gtt_clear_range)(struct drm_device *dev,
 423                                 unsigned int first_entry,
 424                                 unsigned int num_entries);
 425         void (*gtt_insert_entries)(struct drm_device *dev,
 426                                    struct sg_table *st,
 427                                    unsigned int pg_start,
 428                                    enum i915_cache_level cache_level);
 429 };
 430 #define gtt_total_entries(gtt) ((gtt).total >> PAGE_SHIFT)
 431
 432 #define I915_PPGTT_PD_ENTRIES 512
 433 #define I915_PPGTT_PT_ENTRIES 1024
 434 struct i915_hw_ppgtt {
 435         struct drm_device *dev;
 436         unsigned num_pd_entries;
 437         vm_page_t *pt_pages;
 438         uint32_t pd_offset;
 439         dma_addr_t *pt_dma_addr;
 440         dma_addr_t scratch_page_dma_addr;
 441
 442         /* pte functions, mirroring the interface of the global gtt. */
 443         void (*clear_range)(struct i915_hw_ppgtt *ppgtt,
 444                             unsigned int first_entry,
 445                             unsigned int num_entries);
 446         void (*insert_entries)(struct i915_hw_ppgtt *ppgtt,
 447                                struct sg_table *st,
 448                                unsigned int pg_start,
 449                                enum i915_cache_level cache_level);
 450         int (*enable)(struct drm_device *dev);
 451         void (*cleanup)(struct i915_hw_ppgtt *ppgtt);
 452 };
 453
 454
 455 /* This must match up with the value previously used for execbuf2.rsvd1. */
 456 #define DEFAULT_CONTEXT_ID 0
 457 struct i915_hw_context {
 458         int id;
 459         bool is_initialized;
 460         struct drm_i915_file_private *file_priv;
 461         struct intel_ring_buffer *ring;
 462         struct drm_i915_gem_object *obj;
 463 };
 464
 465 enum no_fbc_reason {
 466         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 467         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 468         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 469         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 470         FBC_BAD_PLANE, /* fbc not supported on plane */
 471         FBC_NOT_TILED, /* buffer not tiled */
 472         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 473         FBC_MODULE_PARAM,
 474 };
 475
 476 enum intel_pch {
 477         PCH_NONE = 0,   /* No PCH present */
 478         PCH_IBX,        /* Ibexpeak PCH */
 479         PCH_CPT,        /* Cougarpoint PCH */
 480         PCH_LPT,        /* Lynxpoint PCH */
 481         PCH_NOP,
 482 };
 483
 484 enum intel_sbi_destination {
 485         SBI_ICLK,
 486         SBI_MPHY,
 487 };
 488
 489 #define QUIRK_PIPEA_FORCE (1<<0)
 490 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 491 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 492
 493 struct intel_fbdev;
 494 struct intel_fbc_work;
 495
 496 struct intel_gmbus {
 497         u32 force_bit;
 498         u32 reg0;
 499         u32 gpio_reg;
 500         struct drm_i915_private *dev_priv;
 501 };
 502
 503 struct intel_iic_softc {
 504         struct drm_device *drm_dev;
 505         device_t iic_dev;
 506         bool force_bit_dev;
 507         char name[32];
 508         uint32_t reg;
 509         uint32_t reg0;
 510 };
 511
 512 struct i915_suspend_saved_registers {
 513         u8 saveLBB;
 514         u32 saveDSPACNTR;
 515         u32 saveDSPBCNTR;
 516         u32 saveDSPARB;
 517         u32 savePIPEACONF;
 518         u32 savePIPEBCONF;
 519         u32 savePIPEASRC;
 520         u32 savePIPEBSRC;
 521         u32 saveFPA0;
 522         u32 saveFPA1;
 523         u32 saveDPLL_A;
 524         u32 saveDPLL_A_MD;
 525         u32 saveHTOTAL_A;
 526         u32 saveHBLANK_A;
 527         u32 saveHSYNC_A;
 528         u32 saveVTOTAL_A;
 529         u32 saveVBLANK_A;
 530         u32 saveVSYNC_A;
 531         u32 saveBCLRPAT_A;
 532         u32 saveTRANSACONF;
 533         u32 saveTRANS_HTOTAL_A;
 534         u32 saveTRANS_HBLANK_A;
 535         u32 saveTRANS_HSYNC_A;
 536         u32 saveTRANS_VTOTAL_A;
 537         u32 saveTRANS_VBLANK_A;
 538         u32 saveTRANS_VSYNC_A;
 539         u32 savePIPEASTAT;
 540         u32 saveDSPASTRIDE;
 541         u32 saveDSPASIZE;
 542         u32 saveDSPAPOS;
 543         u32 saveDSPAADDR;
 544         u32 saveDSPASURF;
 545         u32 saveDSPATILEOFF;
 546         u32 savePFIT_PGM_RATIOS;
 547         u32 saveBLC_HIST_CTL;
 548         u32 saveBLC_PWM_CTL;
 549         u32 saveBLC_PWM_CTL2;
 550         u32 saveBLC_CPU_PWM_CTL;
 551         u32 saveBLC_CPU_PWM_CTL2;
 552         u32 saveFPB0;
 553         u32 saveFPB1;
 554         u32 saveDPLL_B;
 555         u32 saveDPLL_B_MD;
 556         u32 saveHTOTAL_B;
 557         u32 saveHBLANK_B;
 558         u32 saveHSYNC_B;
 559         u32 saveVTOTAL_B;
 560         u32 saveVBLANK_B;
 561         u32 saveVSYNC_B;
 562         u32 saveBCLRPAT_B;
 563         u32 saveTRANSBCONF;
 564         u32 saveTRANS_HTOTAL_B;
 565         u32 saveTRANS_HBLANK_B;
 566         u32 saveTRANS_HSYNC_B;
 567         u32 saveTRANS_VTOTAL_B;
 568         u32 saveTRANS_VBLANK_B;
 569         u32 saveTRANS_VSYNC_B;
 570         u32 savePIPEBSTAT;
 571         u32 saveDSPBSTRIDE;
 572         u32 saveDSPBSIZE;
 573         u32 saveDSPBPOS;
 574         u32 saveDSPBADDR;
 575         u32 saveDSPBSURF;
 576         u32 saveDSPBTILEOFF;
 577         u32 saveVGA0;
 578         u32 saveVGA1;
 579         u32 saveVGA_PD;
 580         u32 saveVGACNTRL;
 581         u32 saveADPA;
 582         u32 saveLVDS;
 583         u32 savePP_ON_DELAYS;
 584         u32 savePP_OFF_DELAYS;
 585         u32 saveDVOA;
 586         u32 saveDVOB;
 587         u32 saveDVOC;
 588         u32 savePP_ON;
 589         u32 savePP_OFF;
 590         u32 savePP_CONTROL;
 591         u32 savePP_DIVISOR;
 592         u32 savePFIT_CONTROL;
 593         u32 save_palette_a[256];
 594         u32 save_palette_b[256];
 595         u32 saveDPFC_CB_BASE;
 596         u32 saveFBC_CFB_BASE;
 597         u32 saveFBC_LL_BASE;
 598         u32 saveFBC_CONTROL;
 599         u32 saveFBC_CONTROL2;
 600         u32 saveIER;
 601         u32 saveIIR;
 602         u32 saveIMR;
 603         u32 saveDEIER;
 604         u32 saveDEIMR;
 605         u32 saveGTIER;
 606         u32 saveGTIMR;
 607         u32 saveFDI_RXA_IMR;
 608         u32 saveFDI_RXB_IMR;
 609         u32 saveCACHE_MODE_0;
 610         u32 saveMI_ARB_STATE;
 611         u32 saveSWF0[16];
 612         u32 saveSWF1[16];
 613         u32 saveSWF2[3];
 614         u8 saveMSR;
 615         u8 saveSR[8];
 616         u8 saveGR[25];
 617         u8 saveAR_INDEX;
 618         u8 saveAR[21];
 619         u8 saveDACMASK;
 620         u8 saveCR[37];
 621         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 622         u32 saveCURACNTR;
 623         u32 saveCURAPOS;
 624         u32 saveCURABASE;
 625         u32 saveCURBCNTR;
 626         u32 saveCURBPOS;
 627         u32 saveCURBBASE;
 628         u32 saveCURSIZE;
 629         u32 saveDP_B;
 630         u32 saveDP_C;
 631         u32 saveDP_D;
 632         u32 savePIPEA_GMCH_DATA_M;
 633         u32 savePIPEB_GMCH_DATA_M;
 634         u32 savePIPEA_GMCH_DATA_N;
 635         u32 savePIPEB_GMCH_DATA_N;
 636         u32 savePIPEA_DP_LINK_M;
 637         u32 savePIPEB_DP_LINK_M;
 638         u32 savePIPEA_DP_LINK_N;
 639         u32 savePIPEB_DP_LINK_N;
 640         u32 saveFDI_RXA_CTL;
 641         u32 saveFDI_TXA_CTL;
 642         u32 saveFDI_RXB_CTL;
 643         u32 saveFDI_TXB_CTL;
 644         u32 savePFA_CTL_1;
 645         u32 savePFB_CTL_1;
 646         u32 savePFA_WIN_SZ;
 647         u32 savePFB_WIN_SZ;
 648         u32 savePFA_WIN_POS;
 649         u32 savePFB_WIN_POS;
 650         u32 savePCH_DREF_CONTROL;
 651         u32 saveDISP_ARB_CTL;
 652         u32 savePIPEA_DATA_M1;
 653         u32 savePIPEA_DATA_N1;
 654         u32 savePIPEA_LINK_M1;
 655         u32 savePIPEA_LINK_N1;
 656         u32 savePIPEB_DATA_M1;
 657         u32 savePIPEB_DATA_N1;
 658         u32 savePIPEB_LINK_M1;
 659         u32 savePIPEB_LINK_N1;
 660         u32 saveMCHBAR_RENDER_STANDBY;
 661         u32 savePCH_PORT_HOTPLUG;
 662 };
 663
 664 struct intel_gen6_power_mgmt {
 665         struct work_struct work;
 666         u32 pm_iir;
 667         /* lock - irqsave spinlock that protectects the work_struct and
 668          * pm_iir. */
 669         struct spinlock lock;
 670
 671         /* The below variables an all the rps hw state are protected by
 672          * dev->struct mutext. */
 673         u8 cur_delay;
 674         u8 min_delay;
 675         u8 max_delay;
 676         u8 hw_max;
 677
 678         struct delayed_work delayed_resume_work;
 679
 680         /*
 681          * Protects RPS/RC6 register access and PCU communication.
 682          * Must be taken after struct_mutex if nested.
 683          */
 684         struct lock hw_lock;
 685 };
 686
 687 /* defined intel_pm.c */
 688 extern struct lock mchdev_lock;
 689
 690 struct intel_ilk_power_mgmt {
 691         u8 cur_delay;
 692         u8 min_delay;
 693         u8 max_delay;
 694         u8 fmax;
 695         u8 fstart;
 696
 697         u64 last_count1;
 698         unsigned long last_time1;
 699         unsigned long chipset_power;
 700         u64 last_count2;
 701         struct timespec last_time2;
 702         unsigned long gfx_power;
 703         u8 corr;
 704
 705         int c_m;
 706         int r_t;
 707
 708         struct drm_i915_gem_object *pwrctx;
 709         struct drm_i915_gem_object *renderctx;
 710 };
 711
 712 struct i915_dri1_state {
 713         unsigned allow_batchbuffer : 1;
 714         u32 __iomem *gfx_hws_cpu_addr;
 715
 716         unsigned int cpp;
 717         int back_offset;
 718         int front_offset;
 719         int current_page;
 720         int page_flipping;
 721
 722         uint32_t counter;
 723 };
 724
 725 struct intel_l3_parity {
 726         u32 *remap_info;
 727         struct work_struct error_work;
 728 };
 729
 730 struct i915_gem_mm {
 731         /** Bridge to intel-gtt-ko */
 732         struct intel_gtt *gtt;
 733         /** Memory allocator for GTT stolen memory */
 734         struct drm_mm stolen;
 735         /** Memory allocator for GTT */
 736         struct drm_mm gtt_space;
 737         /** List of all objects in gtt_space. Used to restore gtt
 738          * mappings on resume */
 739         struct list_head bound_list;
 740         /**
 741          * List of objects which are not bound to the GTT (thus
 742          * are idle and not used by the GPU) but still have
 743          * (presumably uncached) pages still attached.
 744          */
 745         struct list_head unbound_list;
 746
 747         /** Usable portion of the GTT for GEM */
 748         unsigned long stolen_base; /* limited to low memory (32-bit) */
 749
 750         int gtt_mtrr;
 751
 752         /** PPGTT used for aliasing the PPGTT with the GTT */
 753         struct i915_hw_ppgtt *aliasing_ppgtt;
 754
 755         eventhandler_tag inactive_shrinker;
 756         bool shrinker_no_lock_stealing;
 757
 758         /**
 759          * List of objects currently involved in rendering.
 760          *
 761          * Includes buffers having the contents of their GPU caches
 762          * flushed, not necessarily primitives.  last_rendering_seqno
 763          * represents when the rendering involved will be completed.
 764          *
 765          * A reference is held on the buffer while on this list.
 766          */
 767         struct list_head active_list;
 768
 769         /**
 770          * LRU list of objects which are not in the ringbuffer and
 771          * are ready to unbind, but are still in the GTT.
 772          *
 773          * last_rendering_seqno is 0 while an object is in this list.
 774          *
 775          * A reference is not held on the buffer while on this list,
 776          * as merely being GTT-bound shouldn't prevent its being
 777          * freed, and we'll pull it off the list in the free path.
 778          */
 779         struct list_head inactive_list;
 780
 781         /** LRU list of objects with fence regs on them. */
 782         struct list_head fence_list;
 783
 784         /**
 785          * We leave the user IRQ off as much as possible,
 786          * but this means that requests will finish and never
 787          * be retired once the system goes idle. Set a timer to
 788          * fire periodically while the ring is running. When it
 789          * fires, go retire requests.
 790          */
 791         struct delayed_work retire_work;
 792
 793         /**
 794          * Are we in a non-interruptible section of code like
 795          * modesetting?
 796          */
 797         bool interruptible;
 798
 799         /**
 800          * Flag if the X Server, and thus DRM, is not currently in
 801          * control of the device.
 802          *
 803          * This is set between LeaveVT and EnterVT.  It needs to be
 804          * replaced with a semaphore.  It also needs to be
 805          * transitioned away from for kernel modesetting.
 806          */
 807         int suspended;
 808
 809         /** Bit 6 swizzling required for X tiling */
 810         uint32_t bit_6_swizzle_x;
 811         /** Bit 6 swizzling required for Y tiling */
 812         uint32_t bit_6_swizzle_y;
 813
 814         /* storage for physical objects */
 815         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 816
 817         /* accounting, useful for userland debugging */
 818         size_t object_memory;
 819         u32 object_count;
 820 };
 821
 822 struct i915_gpu_error {
 823         /* For hangcheck timer */
 824 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 825 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 826         struct timer_list hangcheck_timer;
 827         int hangcheck_count;
 828         uint32_t last_acthd[I915_NUM_RINGS];
 829         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
 830
 831         /* For reset and error_state handling. */
 832         struct lock lock;
 833         /* Protected by the above dev->gpu_error.lock. */
 834         struct drm_i915_error_state *first_error;
 835         struct work_struct work;
 836
 837         unsigned long last_reset;
 838
 839         /**
 840          * State variable and reset counter controlling the reset flow
 841          *
 842          * Upper bits are for the reset counter.  This counter is used by the
 843          * wait_seqno code to race-free noticed that a reset event happened and
 844          * that it needs to restart the entire ioctl (since most likely the
 845          * seqno it waited for won't ever signal anytime soon).
 846          *
 847          * This is important for lock-free wait paths, where no contended lock
 848          * naturally enforces the correct ordering between the bail-out of the
 849          * waiter and the gpu reset work code.
 850          *
 851          * Lowest bit controls the reset state machine: Set means a reset is in
 852          * progress. This state will (presuming we don't have any bugs) decay
 853          * into either unset (successful reset) or the special WEDGED value (hw
 854          * terminally sour). All waiters on the reset_queue will be woken when
 855          * that happens.
 856          */
 857         atomic_t reset_counter;
 858
 859         /**
 860          * Special values/flags for reset_counter
 861          *
 862          * Note that the code relies on
 863          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 864          * being true.
 865          */
 866 #define I915_RESET_IN_PROGRESS_FLAG     1
 867 #define I915_WEDGED                     0xffffffff
 868
 869         /**
 870          * Waitqueue to signal when the reset has completed. Used by clients
 871          * that wait for dev_priv->mm.wedged to settle.
 872          */
 873         wait_queue_head_t reset_queue;
 874
 875         /* For gpu hang simulation. */
 876         unsigned int stop_rings;
 877 };
 878
 879 enum modeset_restore {
 880         MODESET_ON_LID_OPEN,
 881         MODESET_DONE,
 882         MODESET_SUSPENDED,
 883 };
 884
 885 typedef struct drm_i915_private {
 886         struct drm_device *dev;
 887         struct kmem_cache *slab;
 888
 889         const struct intel_device_info *info;
 890
 891         int relative_constants_mode;
 892
 893         device_t *gmbus_bridge;
 894         device_t *bbbus_bridge;
 895         device_t *bbbus;
 896
 897         drm_local_map_t *sarea;
 898         drm_local_map_t *mmio_map;
 899         char __iomem *regs;
 900
 901         struct drm_i915_gt_funcs gt;
 902         /** gt_fifo_count and the subsequent register write are synchronized
 903          * with dev->struct_mutex. */
 904         unsigned gt_fifo_count;
 905         /** forcewake_count is protected by gt_lock */
 906         unsigned forcewake_count;
 907         /** gt_lock is also taken in irq contexts. */
 908         struct lock gt_lock;
 909
 910         device_t *gmbus;
 911
 912
 913         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 914          * controller on different i2c buses. */
 915         struct lock gmbus_mutex;
 916
 917         drm_i915_sarea_t *sarea_priv;
 918         /**
 919          * Base address of the gmbus and gpio block.
 920          */
 921         uint32_t gpio_mmio_base;
 922
 923         wait_queue_head_t gmbus_wait_queue;
 924
 925         struct pci_dev *bridge_dev;
 926         struct intel_ring_buffer ring[I915_NUM_RINGS];
 927         uint32_t last_seqno, next_seqno;
 928
 929         drm_dma_handle_t *status_page_dmah;
 930         struct resource *mch_res;
 931         int mch_res_rid;
 932
 933         atomic_t irq_received;
 934
 935         /* protects the irq masks */
 936         struct lock irq_lock;
 937
 938         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
 939         struct pm_qos_request pm_qos;
 940
 941         /* DPIO indirect register protection */
 942         struct lock dpio_lock;
 943
 944         /** Cached value of IMR to avoid reads in updating the bitfield */
 945         u32 irq_mask;
 946         u32 gt_irq_mask;
 947
 948         struct work_struct hotplug_work;
 949         bool enable_hotplug_processing;
 950         struct {
 951                 unsigned long hpd_last_jiffies;
 952                 int hpd_cnt;
 953                 enum {
 954                         HPD_ENABLED = 0,
 955                         HPD_DISABLED = 1,
 956                         HPD_MARK_DISABLED = 2
 957                 } hpd_mark;
 958         } hpd_stats[HPD_NUM_PINS];
 959         struct timer_list hotplug_reenable_timer;
 960
 961         int num_pch_pll;
 962         int num_plane;
 963
 964         unsigned long cfb_size;
 965         unsigned int cfb_fb;
 966         enum plane cfb_plane;
 967         int cfb_y;
 968         struct intel_fbc_work *fbc_work;
 969
 970         struct intel_opregion opregion;
 971
 972         /* overlay */
 973         struct intel_overlay *overlay;
 974         unsigned int sprite_scaling_enabled;
 975
 976         /* backlight */
 977         struct {
 978                 int level;
 979                 bool enabled;
 980                 struct backlight_device *device;
 981         } backlight;
 982
 983         /* LVDS info */
 984         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 985         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 986
 987         /* Feature bits from the VBIOS */
 988         unsigned int int_tv_support:1;
 989         unsigned int lvds_dither:1;
 990         unsigned int lvds_vbt:1;
 991         unsigned int int_crt_support:1;
 992         unsigned int lvds_use_ssc:1;
 993         unsigned int display_clock_mode:1;
 994         unsigned int fdi_rx_polarity_inverted:1;
 995         int lvds_ssc_freq;
 996         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 997         struct {
 998                 int rate;
 999                 int lanes;
1000                 int preemphasis;
1001                 int vswing;
1002
1003                 bool initialized;
1004                 bool support;
1005                 int bpp;
1006                 struct edp_power_seq pps;
1007         } edp;
1008         bool no_aux_handshake;
1009
1010         int crt_ddc_pin;
1011         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1012         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1013         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1014
1015         unsigned int fsb_freq, mem_freq, is_ddr3;
1016
1017         struct workqueue_struct *wq;
1018
1019         /* Display functions */
1020         struct drm_i915_display_funcs display;
1021
1022         /* PCH chipset type */
1023         enum intel_pch pch_type;
1024         unsigned short pch_id;
1025
1026         unsigned long quirks;
1027
1028         enum modeset_restore modeset_restore;
1029         struct lock modeset_restore_lock;
1030
1031         struct i915_gtt gtt;
1032
1033         struct i915_gem_mm mm;
1034
1035         /* Kernel Modesetting */
1036
1037         struct sdvo_device_mapping sdvo_mappings[2];
1038         /* indicate whether the LVDS_BORDER should be enabled or not */
1039         unsigned int lvds_border_bits;
1040         /* Panel fitter placement and size for Ironlake+ */
1041         u32 pch_pf_pos, pch_pf_size;
1042
1043         struct drm_crtc *plane_to_crtc_mapping[3];
1044         struct drm_crtc *pipe_to_crtc_mapping[3];
1045         wait_queue_head_t pending_flip_queue;
1046
1047         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
1048         struct intel_ddi_plls ddi_plls;
1049
1050         /* Reclocking support */
1051         bool render_reclock_avail;
1052         bool lvds_downclock_avail;
1053         /* indicates the reduced downclock for LVDS*/
1054         int lvds_downclock;
1055         u16 orig_clock;
1056         int child_dev_num;
1057         struct child_device_config *child_dev;
1058
1059         bool mchbar_need_disable;
1060
1061         struct intel_l3_parity l3_parity;
1062
1063         /* gen6+ rps state */
1064         struct intel_gen6_power_mgmt rps;
1065
1066         /* ilk-only ips/rps state. Everything in here is protected by the global
1067          * mchdev_lock in intel_pm.c */
1068         struct intel_ilk_power_mgmt ips;
1069
1070         enum no_fbc_reason no_fbc_reason;
1071
1072         struct drm_mm_node *compressed_fb;
1073         struct drm_mm_node *compressed_llb;
1074
1075         struct i915_gpu_error gpu_error;
1076
1077         /* list of fbdev register on this device */
1078         struct intel_fbdev *fbdev;
1079
1080         /*
1081          * The console may be contended at resume, but we don't
1082          * want it to block on it.
1083          */
1084         struct work_struct console_resume_work;
1085
1086         struct drm_property *broadcast_rgb_property;
1087         struct drm_property *force_audio_property;
1088
1089         bool hw_contexts_disabled;
1090         uint32_t hw_context_size;
1091
1092         u32 fdi_rx_config;
1093
1094         struct i915_suspend_saved_registers regfile;
1095
1096         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1097          * here! */
1098         struct i915_dri1_state dri1;
1099 } drm_i915_private_t;
1100
1101 /* Iterate over initialised rings */
1102 #define for_each_ring(ring__, dev_priv__, i__) \
1103         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1104                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1105
1106 enum hdmi_force_audio {
1107         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1108         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1109         HDMI_AUDIO_AUTO,                /* trust EDID */
1110         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1111 };
1112
1113 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
1114
1115 struct drm_i915_gem_object_ops {
1116         /* Interface between the GEM object and its backing storage.
1117          * get_pages() is called once prior to the use of the associated set
1118          * of pages before to binding them into the GTT, and put_pages() is
1119          * called after we no longer need them. As we expect there to be
1120          * associated cost with migrating pages between the backing storage
1121          * and making them available for the GPU (e.g. clflush), we may hold
1122          * onto the pages after they are no longer referenced by the GPU
1123          * in case they may be used again shortly (for example migrating the
1124          * pages to a different memory domain within the GTT). put_pages()
1125          * will therefore most likely be called when the object itself is
1126          * being released or under memory pressure (where we attempt to
1127          * reap pages for the shrinker).
1128          */
1129         int (*get_pages)(struct drm_i915_gem_object *);
1130         void (*put_pages)(struct drm_i915_gem_object *);
1131 };
1132
1133 struct drm_i915_gem_object {
1134         struct drm_gem_object base;
1135
1136         const struct drm_i915_gem_object_ops *ops;
1137
1138         /** Current space allocated to this object in the GTT, if any. */
1139         struct drm_mm_node *gtt_space;
1140         /** Stolen memory for this object, instead of being backed by shmem. */
1141         struct drm_mm_node *stolen;
1142         struct list_head gtt_list;
1143
1144         /** This object's place on the active/inactive lists */
1145         struct list_head ring_list;
1146         struct list_head mm_list;
1147         /** This object's place in the batchbuffer or on the eviction list */
1148         struct list_head exec_list;
1149
1150         /**
1151          * This is set if the object is on the active lists (has pending
1152          * rendering and so a non-zero seqno), and is not set if it i s on
1153          * inactive (ready to be unbound) list.
1154          */
1155         unsigned int active:1;
1156
1157         /**
1158          * This is set if the object has been written to since last bound
1159          * to the GTT
1160          */
1161         unsigned int dirty:1;
1162
1163         /**
1164          * Fence register bits (if any) for this object.  Will be set
1165          * as needed when mapped into the GTT.
1166          * Protected by dev->struct_mutex.
1167          */
1168         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1169
1170         /**
1171          * Advice: are the backing pages purgeable?
1172          */
1173         unsigned int madv:2;
1174
1175         /**
1176          * Current tiling mode for the object.
1177          */
1178         unsigned int tiling_mode:2;
1179         /**
1180          * Whether the tiling parameters for the currently associated fence
1181          * register have changed. Note that for the purposes of tracking
1182          * tiling changes we also treat the unfenced register, the register
1183          * slot that the object occupies whilst it executes a fenced
1184          * command (such as BLT on gen2/3), as a "fence".
1185          */
1186         unsigned int fence_dirty:1;
1187
1188         /** How many users have pinned this object in GTT space. The following
1189          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1190          * (via user_pin_count), execbuffer (objects are not allowed multiple
1191          * times for the same batchbuffer), and the framebuffer code. When
1192          * switching/pageflipping, the framebuffer code has at most two buffers
1193          * pinned per crtc.
1194          *
1195          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1196          * bits with absolutely no headroom. So use 4 bits. */
1197         unsigned int pin_count:4;
1198 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1199
1200         /**
1201          * Is the object at the current location in the gtt mappable and
1202          * fenceable? Used to avoid costly recalculations.
1203          */
1204         unsigned int map_and_fenceable:1;
1205
1206         /**
1207          * Whether the current gtt mapping needs to be mappable (and isn't just
1208          * mappable by accident). Track pin and fault separate for a more
1209          * accurate mappable working set.
1210          */
1211         unsigned int fault_mappable:1;
1212         unsigned int pin_mappable:1;
1213
1214         /*
1215          * Is the GPU currently using a fence to access this buffer,
1216          */
1217         unsigned int pending_fenced_gpu_access:1;
1218         unsigned int fenced_gpu_access:1;
1219
1220         unsigned int cache_level:2;
1221
1222         unsigned int has_aliasing_ppgtt_mapping:1;
1223         unsigned int has_global_gtt_mapping:1;
1224         unsigned int has_dma_mapping:1;
1225
1226         vm_page_t *pages;
1227         int pages_pin_count;
1228
1229         /**
1230          * Used for performing relocations during execbuffer insertion.
1231          */
1232         struct hlist_node exec_node;
1233         unsigned long exec_handle;
1234         struct drm_i915_gem_exec_object2 *exec_entry;
1235
1236         /**
1237          * Current offset of the object in GTT space.
1238          *
1239          * This is the same as gtt_space->start
1240          */
1241         uint32_t gtt_offset;
1242
1243         struct intel_ring_buffer *ring;
1244
1245         /** Breadcrumb of last rendering to the buffer. */
1246         uint32_t last_read_seqno;
1247         uint32_t last_write_seqno;
1248         /** Breadcrumb of last fenced GPU access to the buffer. */
1249         uint32_t last_fenced_seqno;
1250
1251         /** Current tiling stride for the object, if it's tiled. */
1252         uint32_t stride;
1253
1254         /** Record of address bit 17 of each page at last unbind. */
1255         unsigned long *bit_17;
1256
1257         /** User space pin count and filp owning the pin */
1258         uint32_t user_pin_count;
1259         struct drm_file *pin_filp;
1260
1261         /** for phy allocated objects */
1262         struct drm_i915_gem_phys_object *phys_obj;
1263 };
1264 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1265
1266 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1267
1268 /**
1269  * Request queue structure.
1270  *
1271  * The request queue allows us to note sequence numbers that have been emitted
1272  * and may be associated with active buffers to be retired.
1273  *
1274  * By keeping this list, we can avoid having to do questionable
1275  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1276  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1277  */
1278 struct drm_i915_gem_request {
1279         /** On Which ring this request was generated */
1280         struct intel_ring_buffer *ring;
1281
1282         /** GEM sequence number associated with this request. */
1283         uint32_t seqno;
1284
1285         /** Postion in the ringbuffer of the end of the request */
1286         u32 tail;
1287
1288         /** Time at which this request was emitted, in jiffies. */
1289         unsigned long emitted_jiffies;
1290
1291         /** global list entry for this request */
1292         struct list_head list;
1293
1294         struct drm_i915_file_private *file_priv;
1295         /** file_priv list entry for this request */
1296         struct list_head client_list;
1297 };
1298
1299 struct drm_i915_file_private {
1300         struct {
1301                 struct spinlock lock;
1302                 struct list_head request_list;
1303         } mm;
1304         struct idr context_idr;
1305 };
1306
1307 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1308
1309 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1310 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1311 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1312 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1313 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1314 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1315 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1316 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1317 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1318 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1319 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1320 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1321 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1322 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1323 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1324 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1325 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1326 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1327 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1328 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1329                                  (dev)->pci_device == 0x0152 || \
1330                                  (dev)->pci_device == 0x015a)
1331 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1332                                  (dev)->pci_device == 0x0106 || \
1333                                  (dev)->pci_device == 0x010A)
1334 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1335 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1336 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1337 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1338                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1339
1340 /*
1341  * The genX designation typically refers to the render engine, so render
1342  * capability related checks should use IS_GEN, while display and other checks
1343  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1344  * chips, etc.).
1345  */
1346 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1347 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1348 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1349 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1350 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1351 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1352
1353 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1354 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1355 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1356 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1357
1358 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1359 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1360
1361 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1362 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1363
1364 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1365 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1366
1367 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1368  * rows, which changed the alignment requirements and fence programming.
1369  */
1370 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1371                                                       IS_I915GM(dev)))
1372 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1373 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1374 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1375 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1376 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1377 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1378 /* dsparb controlled by hw only */
1379 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1380
1381 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1382 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1383 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1384
1385 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1386
1387 #define HAS_DDI(dev)            (IS_HASWELL(dev))
1388 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1389
1390 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1391 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1392 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1393 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1394 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1395 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1396
1397 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1398 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1399 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1400 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1401 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1402 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1403
1404 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1405
1406 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1407
1408 #define GT_FREQUENCY_MULTIPLIER 50
1409
1410 #include "i915_trace.h"
1411
1412 /**
1413  * RC6 is a special power stage which allows the GPU to enter an very
1414  * low-voltage mode when idle, using down to 0V while at this stage.  This
1415  * stage is entered automatically when the GPU is idle when RC6 support is
1416  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1417  *
1418  * There are different RC6 modes available in Intel GPU, which differentiate
1419  * among each other with the latency required to enter and leave RC6 and
1420  * voltage consumed by the GPU in different states.
1421  *
1422  * The combination of the following flags define which states GPU is allowed
1423  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1424  * RC6pp is deepest RC6. Their support by hardware varies according to the
1425  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1426  * which brings the most power savings; deeper states save more power, but
1427  * require higher latency to switch to and wake up.
1428  */
1429 #define INTEL_RC6_ENABLE                        (1<<0)
1430 #define INTEL_RC6p_ENABLE                       (1<<1)
1431 #define INTEL_RC6pp_ENABLE                      (1<<2)
1432
1433 extern struct drm_ioctl_desc i915_ioctls[];
1434 extern struct cdev_pager_ops i915_gem_pager_ops;
1435 extern int i915_max_ioctl;
1436 extern unsigned int i915_fbpercrtc __always_unused;
1437 extern int i915_panel_ignore_lid __read_mostly;
1438 extern unsigned int i915_powersave __read_mostly;
1439 extern int i915_semaphores __read_mostly;
1440 extern unsigned int i915_lvds_downclock __read_mostly;
1441 extern int i915_lvds_channel_mode __read_mostly;
1442 extern int i915_panel_use_ssc __read_mostly;
1443 extern int i915_vbt_sdvo_panel_type __read_mostly;
1444 extern int i915_enable_rc6 __read_mostly;
1445 extern int i915_enable_fbc __read_mostly;
1446 extern bool i915_enable_hangcheck __read_mostly;
1447 extern int i915_enable_ppgtt __read_mostly;
1448 extern unsigned int i915_preliminary_hw_support __read_mostly;
1449 extern int i915_disable_power_well __read_mostly;
1450
1451 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1452 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1453
1454                                 /* i915_dma.c */
1455 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1456 extern void i915_kernel_lost_context(struct drm_device * dev);
1457 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1458 extern int i915_driver_unload(struct drm_device *);
1459 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1460 extern void i915_driver_lastclose(struct drm_device * dev);
1461 extern void i915_driver_preclose(struct drm_device *dev,
1462                                  struct drm_file *file_priv);
1463 extern void i915_driver_postclose(struct drm_device *dev,
1464                                   struct drm_file *file_priv);
1465 extern int i915_driver_device_is_agp(struct drm_device * dev);
1466 #ifdef CONFIG_COMPAT
1467 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1468                               unsigned long arg);
1469 #endif
1470 extern int i915_emit_box(struct drm_device *dev,
1471                          struct drm_clip_rect *box,
1472                          int DR1, int DR4);
1473 extern int intel_gpu_reset(struct drm_device *dev);
1474 extern int i915_reset(struct drm_device *dev);
1475 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1476 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1477 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1478 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1479
1480 extern void intel_console_resume(struct work_struct *work);
1481
1482 /* i915_irq.c */
1483 void i915_hangcheck_elapsed(unsigned long data);
1484 void i915_handle_error(struct drm_device *dev, bool wedged);
1485
1486 extern void intel_irq_init(struct drm_device *dev);
1487 extern void intel_hpd_init(struct drm_device *dev);
1488 extern void intel_gt_init(struct drm_device *dev);
1489 extern void intel_gt_reset(struct drm_device *dev);
1490
1491 void i915_error_state_free(struct kref *error_ref);
1492
1493 void
1494 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1495
1496 void
1497 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1498
1499 void intel_enable_asle(struct drm_device *dev);
1500
1501 #ifdef CONFIG_DEBUG_FS
1502 extern void i915_destroy_error_state(struct drm_device *dev);
1503 #else
1504 #define i915_destroy_error_state(x)
1505 #endif
1506
1507
1508 /* i915_gem.c */
1509 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1510                         struct drm_file *file_priv);
1511 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1512                           struct drm_file *file_priv);
1513 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1514                          struct drm_file *file_priv);
1515 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1516                           struct drm_file *file_priv);
1517 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1518                         struct drm_file *file_priv);
1519 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1520                         struct drm_file *file_priv);
1521 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1522                               struct drm_file *file_priv);
1523 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1524                              struct drm_file *file_priv);
1525 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1526                         struct drm_file *file_priv);
1527 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1528                          struct drm_file *file_priv);
1529 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1530                        struct drm_file *file_priv);
1531 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1532                          struct drm_file *file_priv);
1533 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1534                         struct drm_file *file_priv);
1535 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1536                                struct drm_file *file);
1537 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1538                                struct drm_file *file);
1539 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1540                             struct drm_file *file_priv);
1541 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1542                            struct drm_file *file_priv);
1543 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1544                            struct drm_file *file_priv);
1545 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1546                            struct drm_file *file_priv);
1547 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1548                         struct drm_file *file_priv);
1549 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1550                         struct drm_file *file_priv);
1551 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1552                                 struct drm_file *file_priv);
1553 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1554                         struct drm_file *file_priv);
1555 void i915_gem_load(struct drm_device *dev);
1556 void *i915_gem_object_alloc(struct drm_device *dev);
1557 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1558 int i915_gem_init_object(struct drm_gem_object *obj);
1559 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1560                          const struct drm_i915_gem_object_ops *ops);
1561 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1562                                                   size_t size);
1563 void i915_gem_free_object(struct drm_gem_object *obj);
1564
1565 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1566                                      uint32_t alignment,
1567                                      bool map_and_fenceable,
1568                                      bool nonblocking);
1569 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1570 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1571 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1572 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1573 void i915_gem_lastclose(struct drm_device *dev);
1574
1575 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1576 static inline struct vm_page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1577 {
1578         return obj->pages[n];
1579 }
1580 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1581 {
1582         BUG_ON(obj->pages == NULL);
1583         obj->pages_pin_count++;
1584 }
1585 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1586 {
1587         BUG_ON(obj->pages_pin_count == 0);
1588         obj->pages_pin_count--;
1589 }
1590
1591 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1592 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1593                          struct intel_ring_buffer *to);
1594 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1595                                     struct intel_ring_buffer *ring);
1596
1597 int i915_gem_dumb_create(struct drm_file *file_priv,
1598                          struct drm_device *dev,
1599                          struct drm_mode_create_dumb *args);
1600 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1601                       uint32_t handle, uint64_t *offset);
1602 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1603                           uint32_t handle);
1604 /**
1605  * Returns true if seq1 is later than seq2.
1606  */
1607 static inline bool
1608 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1609 {
1610         return (int32_t)(seq1 - seq2) >= 0;
1611 }
1612
1613 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1614 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1615 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1616 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1617
1618 static inline bool
1619 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1620 {
1621         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1622                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1623                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1624                 return true;
1625         } else
1626                 return false;
1627 }
1628
1629 static inline void
1630 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1631 {
1632         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1633                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1634                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1635         }
1636 }
1637
1638 void i915_gem_retire_requests(struct drm_device *dev);
1639 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1640 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1641                                       bool interruptible);
1642 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1643 {
1644         return unlikely(atomic_read(&error->reset_counter)
1645                         & I915_RESET_IN_PROGRESS_FLAG);
1646 }
1647
1648 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1649 {
1650         return atomic_read(&error->reset_counter) == I915_WEDGED;
1651 }
1652
1653 void i915_gem_reset(struct drm_device *dev);
1654 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1655 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1656                                             uint32_t read_domains,
1657                                             uint32_t write_domain);
1658 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1659 int __must_check i915_gem_init(struct drm_device *dev);
1660 int __must_check i915_gem_init_hw(struct drm_device *dev);
1661 void i915_gem_l3_remap(struct drm_device *dev);
1662 void i915_gem_init_swizzling(struct drm_device *dev);
1663 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1664 int __must_check i915_gpu_idle(struct drm_device *dev);
1665 int __must_check i915_gem_idle(struct drm_device *dev);
1666 int i915_add_request(struct intel_ring_buffer *ring,
1667                      struct drm_file *file,
1668                      u32 *seqno);
1669 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1670                                  uint32_t seqno);
1671 int i915_gem_fault(struct drm_device *dev, uint64_t offset, int prot,
1672     uint64_t *phys);
1673 int __must_check
1674 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1675                                   bool write);
1676 int __must_check
1677 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1678 int __must_check
1679 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1680                                      u32 alignment,
1681                                      struct intel_ring_buffer *pipelined);
1682 int i915_gem_attach_phys_object(struct drm_device *dev,
1683                                 struct drm_i915_gem_object *obj,
1684                                 int id,
1685                                 int align);
1686 void i915_gem_detach_phys_object(struct drm_device *dev,
1687                                  struct drm_i915_gem_object *obj);
1688 void i915_gem_free_all_phys_object(struct drm_device *dev);
1689 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1690
1691 uint32_t
1692 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1693 uint32_t
1694 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1695                             int tiling_mode, bool fenced);
1696
1697 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1698                                     enum i915_cache_level cache_level);
1699
1700 #if 0
1701 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1702                                 struct dma_buf *dma_buf);
1703
1704 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1705                                 struct drm_gem_object *gem_obj, int flags);
1706 #endif
1707
1708 void i915_gem_restore_fences(struct drm_device *dev);
1709
1710 /* i915_gem_context.c */
1711 void i915_gem_context_init(struct drm_device *dev);
1712 void i915_gem_context_fini(struct drm_device *dev);
1713 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1714 int i915_switch_context(struct intel_ring_buffer *ring,
1715                         struct drm_file *file, int to_id);
1716 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1717                                   struct drm_file *file);
1718 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1719                                    struct drm_file *file);
1720
1721 /* i915_gem_gtt.c */
1722 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1723 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1724                             struct drm_i915_gem_object *obj,
1725                             enum i915_cache_level cache_level);
1726 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1727                               struct drm_i915_gem_object *obj);
1728
1729 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1730 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1731 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1732                                 enum i915_cache_level cache_level);
1733 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1734 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1735 void i915_gem_init_global_gtt(struct drm_device *dev);
1736 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1737                                unsigned long mappable_end, unsigned long end);
1738 int i915_gem_gtt_init(struct drm_device *dev);
1739 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1740 {
1741         if (INTEL_INFO(dev)->gen < 6)
1742                 intel_gtt_chipset_flush();
1743 }
1744
1745
1746 /* i915_gem_evict.c */
1747 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1748                                           unsigned alignment,
1749                                           unsigned cache_level,
1750                                           bool mappable,
1751                                           bool nonblock);
1752 int i915_gem_evict_everything(struct drm_device *dev);
1753
1754 /* i915_gem_stolen.c */
1755 int i915_gem_init_stolen(struct drm_device *dev);
1756 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1757 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1758 void i915_gem_cleanup_stolen(struct drm_device *dev);
1759 struct drm_i915_gem_object *
1760 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1761 struct drm_i915_gem_object *
1762 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1763                                                u32 stolen_offset,
1764                                                u32 gtt_offset,
1765                                                u32 size);
1766 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1767
1768 /* i915_gem_tiling.c */
1769 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1770 {
1771         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1772
1773         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1774                 obj->tiling_mode != I915_TILING_NONE;
1775 }
1776
1777 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1778 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1779 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1780
1781 /* i915_gem_debug.c */
1782 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1783                           const char *where, uint32_t mark);
1784 #if WATCH_LISTS
1785 int i915_verify_lists(struct drm_device *dev);
1786 #else
1787 #define i915_verify_lists(dev) 0
1788 #endif
1789 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1790                                      int handle);
1791
1792 /* i915_debugfs.c */
1793 int i915_debugfs_init(struct drm_minor *minor);
1794 void i915_debugfs_cleanup(struct drm_minor *minor);
1795
1796 /* i915_suspend.c */
1797 extern int i915_save_state(struct drm_device *dev);
1798 extern int i915_restore_state(struct drm_device *dev);
1799
1800 /* i915_ums.c */
1801 void i915_save_display_reg(struct drm_device *dev);
1802 void i915_restore_display_reg(struct drm_device *dev);
1803
1804 /* i915_sysfs.c */
1805 void i915_setup_sysfs(struct drm_device *dev_priv);
1806 void i915_teardown_sysfs(struct drm_device *dev_priv);
1807
1808 /* intel_i2c.c */
1809 extern int intel_setup_gmbus(struct drm_device *dev);
1810 extern void intel_teardown_gmbus(struct drm_device *dev);
1811 static inline bool intel_gmbus_is_port_valid(unsigned port)
1812 {
1813         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1814 }
1815
1816 extern struct device *intel_gmbus_get_adapter(
1817                 struct drm_i915_private *dev_priv, unsigned port);
1818 extern void intel_gmbus_set_speed(struct device *adapter, int speed);
1819 extern void intel_gmbus_force_bit(struct device *adapter, bool force_bit);
1820 static inline bool intel_gmbus_is_forced_bit(struct device *adapter)
1821 {
1822         struct intel_iic_softc *sc;
1823         sc = device_get_softc(device_get_parent(adapter));
1824
1825         return sc->force_bit_dev;
1826 }
1827 extern void intel_i2c_reset(struct drm_device *dev);
1828
1829 /* intel_opregion.c */
1830 extern int intel_opregion_setup(struct drm_device *dev);
1831 #ifdef CONFIG_ACPI
1832 extern void intel_opregion_init(struct drm_device *dev);
1833 extern void intel_opregion_fini(struct drm_device *dev);
1834 extern void intel_opregion_asle_intr(struct drm_device *dev);
1835 extern void intel_opregion_gse_intr(struct drm_device *dev);
1836 extern void intel_opregion_enable_asle(struct drm_device *dev);
1837 #else
1838 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1839 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1840 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1841 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1842 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1843 #endif
1844
1845 /* intel_acpi.c */
1846 #ifdef CONFIG_ACPI
1847 extern void intel_register_dsm_handler(void);
1848 extern void intel_unregister_dsm_handler(void);
1849 #else
1850 static inline void intel_register_dsm_handler(void) { return; }
1851 static inline void intel_unregister_dsm_handler(void) { return; }
1852 #endif /* CONFIG_ACPI */
1853
1854 /* modesetting */
1855 extern void intel_modeset_init_hw(struct drm_device *dev);
1856 extern void intel_modeset_init(struct drm_device *dev);
1857 extern void intel_modeset_gem_init(struct drm_device *dev);
1858 extern void intel_modeset_cleanup(struct drm_device *dev);
1859 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1860 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1861                                          bool force_restore);
1862 extern void i915_redisable_vga(struct drm_device *dev);
1863 extern void intel_disable_fbc(struct drm_device *dev);
1864 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1865 extern void intel_init_pch_refclk(struct drm_device *dev);
1866 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1867 extern void intel_detect_pch(struct drm_device *dev);
1868 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1869 extern int intel_enable_rc6(const struct drm_device *dev);
1870
1871 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1872 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1873                         struct drm_file *file);
1874
1875 const struct intel_device_info *i915_get_device_id(int device);
1876
1877 /* overlay */
1878 #ifdef CONFIG_DEBUG_FS
1879 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1880 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1881
1882 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1883 extern void intel_display_print_error_state(struct seq_file *m,
1884                                             struct drm_device *dev,
1885                                             struct intel_display_error_state *error);
1886 #endif
1887
1888 /* On SNB platform, before reading ring registers forcewake bit
1889  * must be set to prevent GT core from power down and stale values being
1890  * returned.
1891  */
1892 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1893 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1894 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1895
1896 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1897 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1898 int valleyview_punit_read(struct drm_i915_private *dev_priv, u8 addr, u32 *val);
1899 int valleyview_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
1900
1901 #define __i915_read(x, y) \
1902         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1903
1904 __i915_read(8, 8)
1905 __i915_read(16, 16)
1906 __i915_read(32, 32)
1907 __i915_read(64, 64)
1908 #undef __i915_read
1909
1910 #define __i915_write(x, y) \
1911         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1912
1913 __i915_write(8, 8)
1914 __i915_write(16, 16)
1915 __i915_write(32, 32)
1916 __i915_write(64, 64)
1917 #undef __i915_write
1918
1919 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1920 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1921
1922 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1923 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1924 #define I915_READ16_NOTRACE(reg)        DRM_READ16(dev_priv->mmio_map, (reg))
1925 #define I915_WRITE16_NOTRACE(reg, val)  DRM_WRITE16(dev_priv->mmio_map, (reg), (val))
1926
1927 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1928 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1929 #define I915_READ_NOTRACE(reg)          DRM_READ32(dev_priv->mmio_map, (reg))
1930 #define I915_WRITE_NOTRACE(reg, val)    DRM_WRITE32(dev_priv->mmio_map, (reg), (val))
1931
1932 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1933 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1934
1935 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1936 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1937
1938 /* "Broadcast RGB" property */
1939 #define INTEL_BROADCAST_RGB_AUTO 0
1940 #define INTEL_BROADCAST_RGB_FULL 1
1941 #define INTEL_BROADCAST_RGB_LIMITED 2
1942
1943 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
1944 {
1945         if (HAS_PCH_SPLIT(dev))
1946                 return CPU_VGACNTRL;
1947         else if (IS_VALLEYVIEW(dev))
1948                 return VLV_VGACNTRL;
1949         else
1950                 return VGACNTRL;
1951 }
1952
1953 static inline void __user *to_user_ptr(u64 address)
1954 {
1955         return (void __user *)(uintptr_t)address;
1956 }
1957
1958 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
1959 {
1960         unsigned long j = msecs_to_jiffies(m);
1961
1962         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
1963 }
1964
1965 static inline unsigned long
1966 timespec_to_jiffies_timeout(const struct timespec *value)
1967 {
1968         unsigned long j = timespec_to_jiffies(value);
1969
1970         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
1971 }
1972
1973 #endif