sys/dev/agp/agp_nvidia.c

   1 /*-
   2  * Copyright (c) 2003 Matthew N. Dodd <winter@jurai.net>
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  15  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  18  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  19  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  20  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  21  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  22  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  23  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  24  * SUCH DAMAGE.
  25  *
  26  * $FreeBSD: src/sys/dev/agp/agp_nvidia.c,v 1.13 2007/11/12 21:51:37 jhb Exp $
  27  */
  28
  29 /*
  30  * Written using information gleaned from the
  31  * NVIDIA nForce/nForce2 AGPGART Linux Kernel Patch.
  32  */
  33
  34 #include "opt_bus.h"
  35
  36 #include <sys/param.h>
  37 #include <sys/systm.h>
  38 #include <sys/malloc.h>
  39 #include <sys/kernel.h>
  40 #include <sys/bus.h>
  41 #include <sys/lock.h>
  42 #include <sys/rman.h>
  43
  44 #include <bus/pci/pcivar.h>
  45 #include <bus/pci/pcireg.h>
  46 #include "agppriv.h"
  47 #include "agpreg.h"
  48
  49 #include <vm/vm.h>
  50 #include <vm/vm_object.h>
  51 #include <vm/pmap.h>
  52
  53 #define NVIDIA_VENDORID         0x10de
  54 #define NVIDIA_DEVICEID_NFORCE  0x01a4
  55 #define NVIDIA_DEVICEID_NFORCE2 0x01e0
  56
  57 struct agp_nvidia_softc {
  58         struct agp_softc        agp;
  59         u_int32_t               initial_aperture; /* aperture size at startup */
  60         struct agp_gatt *       gatt;
  61
  62         device_t                dev;            /* AGP Controller */
  63         device_t                mc1_dev;        /* Memory Controller */
  64         device_t                mc2_dev;        /* Memory Controller */
  65         device_t                bdev;           /* Bridge */
  66
  67         u_int32_t               wbc_mask;
  68         int                     num_dirs;
  69         int                     num_active_entries;
  70         off_t                   pg_offset;
  71 };
  72
  73 static const char *agp_nvidia_match(device_t dev);
  74 static int agp_nvidia_probe(device_t);
  75 static int agp_nvidia_attach(device_t);
  76 static int agp_nvidia_detach(device_t);
  77 static u_int32_t agp_nvidia_get_aperture(device_t);
  78 static int agp_nvidia_set_aperture(device_t, u_int32_t);
  79 static int agp_nvidia_bind_page(device_t, int, vm_offset_t);
  80 static int agp_nvidia_unbind_page(device_t, int);
  81
  82 static int nvidia_init_iorr(u_int32_t, u_int32_t);
  83
  84 static const char *
  85 agp_nvidia_match (device_t dev)
  86 {
  87         if (pci_get_class(dev) != PCIC_BRIDGE ||
  88             pci_get_subclass(dev) != PCIS_BRIDGE_HOST ||
  89             pci_get_vendor(dev) != NVIDIA_VENDORID)
  90                 return (NULL);
  91
  92         switch (pci_get_device(dev)) {
  93         case NVIDIA_DEVICEID_NFORCE:
  94                 return ("NVIDIA nForce AGP Controller");
  95         case NVIDIA_DEVICEID_NFORCE2:
  96                 return ("NVIDIA nForce2 AGP Controller");
  97         }
  98         return (NULL);
  99 }
 100
 101 static int
 102 agp_nvidia_probe (device_t dev)
 103 {
 104         const char *desc;
 105
 106         if (resource_disabled("agp", device_get_unit(dev)))
 107                 return (ENXIO);
 108         desc = agp_nvidia_match(dev);
 109         if (desc) {
 110                 device_verbose(dev);
 111                 device_set_desc(dev, desc);
 112                 return (BUS_PROBE_DEFAULT);
 113         }
 114         return (ENXIO);
 115 }
 116
 117 static int
 118 agp_nvidia_attach (device_t dev)
 119 {
 120         struct agp_nvidia_softc *sc = device_get_softc(dev);
 121         struct agp_gatt *gatt;
 122         u_int32_t apbase;
 123         u_int32_t aplimit;
 124         u_int32_t temp;
 125         int size;
 126         int i;
 127         int error;
 128
 129         switch (pci_get_device(dev)) {
 130         case NVIDIA_DEVICEID_NFORCE:
 131                 sc->wbc_mask = 0x00010000;
 132                 break;
 133         case NVIDIA_DEVICEID_NFORCE2:
 134                 sc->wbc_mask = 0x80000000;
 135                 break;
 136         default:
 137                 device_printf(dev, "Bad chip id\n");
 138                 return (ENODEV);
 139         }
 140
 141         /* AGP Controller */
 142         sc->dev = dev;
 143
 144         /* Memory Controller 1 */
 145         sc->mc1_dev = pci_find_bsf(pci_get_bus(dev), 0, 1);
 146         if (sc->mc1_dev == NULL) {
 147                 device_printf(dev,
 148                         "Unable to find NVIDIA Memory Controller 1.\n");
 149                 return (ENODEV);
 150         }
 151
 152         /* Memory Controller 2 */
 153         sc->mc2_dev = pci_find_bsf(pci_get_bus(dev), 0, 2);
 154         if (sc->mc2_dev == NULL) {
 155                 device_printf(dev,
 156                         "Unable to find NVIDIA Memory Controller 2.\n");
 157                 return (ENODEV);
 158         }
 159
 160         /* AGP Host to PCI Bridge */
 161         sc->bdev = pci_find_bsf(pci_get_bus(dev), 30, 0);
 162         if (sc->bdev == NULL) {
 163                 device_printf(dev,
 164                         "Unable to find NVIDIA AGP Host to PCI Bridge.\n");
 165                 return (ENODEV);
 166         }
 167
 168         error = agp_generic_attach(dev);
 169         if (error)
 170                 return (error);
 171
 172         sc->initial_aperture = AGP_GET_APERTURE(dev);
 173         if (sc->initial_aperture == 0) {
 174                 device_printf(dev, "bad initial aperture size, disabling\n");
 175                 return ENXIO;
 176         }
 177
 178         for (;;) {
 179                 gatt = agp_alloc_gatt(dev);
 180                 if (gatt)
 181                         break;
 182                 /*
 183                  * Probably contigmalloc failure. Try reducing the
 184                  * aperture so that the gatt size reduces.
 185                  */
 186                 if (AGP_SET_APERTURE(dev, AGP_GET_APERTURE(dev) / 2))
 187                         goto fail;
 188         }
 189         sc->gatt = gatt;
 190
 191         apbase = rman_get_start(sc->agp.as_aperture);
 192         aplimit = apbase + AGP_GET_APERTURE(dev) - 1;
 193         pci_write_config(sc->mc2_dev, AGP_NVIDIA_2_APBASE, apbase, 4);
 194         pci_write_config(sc->mc2_dev, AGP_NVIDIA_2_APLIMIT, aplimit, 4);
 195         pci_write_config(sc->bdev, AGP_NVIDIA_3_APBASE, apbase, 4);
 196         pci_write_config(sc->bdev, AGP_NVIDIA_3_APLIMIT, aplimit, 4);
 197
 198         error = nvidia_init_iorr(apbase, AGP_GET_APERTURE(dev));
 199         if (error) {
 200                 device_printf(dev, "Failed to setup IORRs\n");
 201                 goto fail;
 202         }
 203
 204         /* directory size is 64k */
 205         size = AGP_GET_APERTURE(dev) / 1024 / 1024;
 206         sc->num_dirs = size / 64;
 207         sc->num_active_entries = (size == 32) ? 16384 : ((size * 1024) / 4);
 208         sc->pg_offset = 0;
 209         if (sc->num_dirs == 0) {
 210                 sc->num_dirs = 1;
 211                 sc->num_active_entries /= (64 / size);
 212                 sc->pg_offset = (apbase & (64 * 1024 * 1024 - 1) &
 213                                  ~(AGP_GET_APERTURE(dev) - 1)) / PAGE_SIZE;
 214         }
 215
 216         /* (G)ATT Base Address */
 217         for (i = 0; i < 8; i++) {
 218                 pci_write_config(sc->mc2_dev, AGP_NVIDIA_2_ATTBASE(i),
 219                                  (sc->gatt->ag_physical +
 220                                    (i % sc->num_dirs) * 64 * 1024) | 1, 4);
 221         }
 222
 223         /* GTLB Control */
 224         temp = pci_read_config(sc->mc2_dev, AGP_NVIDIA_2_GARTCTRL, 4);
 225         pci_write_config(sc->mc2_dev, AGP_NVIDIA_2_GARTCTRL, temp | 0x11, 4);
 226
 227         /* GART Control */
 228         temp = pci_read_config(sc->dev, AGP_NVIDIA_0_APSIZE, 4);
 229         pci_write_config(sc->dev, AGP_NVIDIA_0_APSIZE, temp | 0x100, 4);
 230
 231         return (0);
 232 fail:
 233         agp_generic_detach(dev);
 234         return (ENOMEM);
 235 }
 236
 237 static int
 238 agp_nvidia_detach (device_t dev)
 239 {
 240         struct agp_nvidia_softc *sc = device_get_softc(dev);
 241         u_int32_t temp;
 242
 243         agp_free_cdev(dev);
 244
 245         /* GART Control */
 246         temp = pci_read_config(sc->dev, AGP_NVIDIA_0_APSIZE, 4);
 247         pci_write_config(sc->dev, AGP_NVIDIA_0_APSIZE, temp & ~(0x100), 4);
 248
 249         /* GTLB Control */
 250         temp = pci_read_config(sc->mc2_dev, AGP_NVIDIA_2_GARTCTRL, 4);
 251         pci_write_config(sc->mc2_dev, AGP_NVIDIA_2_GARTCTRL, temp & ~(0x11), 4);
 252
 253         /* Put the aperture back the way it started. */
 254         AGP_SET_APERTURE(dev, sc->initial_aperture);
 255
 256         /* restore iorr for previous aperture size */
 257         nvidia_init_iorr(rman_get_start(sc->agp.as_aperture),
 258                          sc->initial_aperture);
 259
 260         agp_free_gatt(sc->gatt);
 261         agp_free_res(dev);
 262
 263         return (0);
 264 }
 265
 266 static u_int32_t
 267 agp_nvidia_get_aperture(device_t dev)
 268 {
 269         switch (pci_read_config(dev, AGP_NVIDIA_0_APSIZE, 1) & 0x0f) {
 270         case 0: return (512 * 1024 * 1024); break;
 271         case 8: return (256 * 1024 * 1024); break;
 272         case 12: return (128 * 1024 * 1024); break;
 273         case 14: return (64 * 1024 * 1024); break;
 274         case 15: return (32 * 1024 * 1024); break;
 275         default:
 276                 device_printf(dev, "Invalid aperture setting 0x%x",
 277                     pci_read_config(dev, AGP_NVIDIA_0_APSIZE, 1));
 278                 return 0;
 279         }
 280 }
 281
 282 static int
 283 agp_nvidia_set_aperture(device_t dev, u_int32_t aperture)
 284 {
 285         u_int8_t val;
 286         u_int8_t key;
 287
 288         switch (aperture) {
 289         case (512 * 1024 * 1024): key = 0; break;
 290         case (256 * 1024 * 1024): key = 8; break;
 291         case (128 * 1024 * 1024): key = 12; break;
 292         case (64 * 1024 * 1024): key = 14; break;
 293         case (32 * 1024 * 1024): key = 15; break;
 294         default:
 295                 device_printf(dev, "Invalid aperture size (%dMb)\n",
 296                                 aperture / 1024 / 1024);
 297                 return (EINVAL);
 298         }
 299         val = pci_read_config(dev, AGP_NVIDIA_0_APSIZE, 1);
 300         pci_write_config(dev, AGP_NVIDIA_0_APSIZE, ((val & ~0x0f) | key), 1);
 301
 302         return (0);
 303 }
 304
 305 static int
 306 agp_nvidia_bind_page(device_t dev, int offset, vm_offset_t physical)
 307 {
 308         struct agp_nvidia_softc *sc = device_get_softc(dev);
 309         u_int32_t index;
 310
 311         if (offset < 0 || offset >= (sc->gatt->ag_entries << AGP_PAGE_SHIFT))
 312                 return (EINVAL);
 313
 314         index = (sc->pg_offset + offset) >> AGP_PAGE_SHIFT;
 315         sc->gatt->ag_virtual[index] = physical | 1;
 316
 317         return (0);
 318 }
 319
 320 static int
 321 agp_nvidia_unbind_page(device_t dev, int offset)
 322 {
 323         struct agp_nvidia_softc *sc = device_get_softc(dev);
 324         u_int32_t index;
 325
 326         if (offset < 0 || offset >= (sc->gatt->ag_entries << AGP_PAGE_SHIFT))
 327                 return (EINVAL);
 328
 329         index = (sc->pg_offset + offset) >> AGP_PAGE_SHIFT;
 330         sc->gatt->ag_virtual[index] = 0;
 331
 332         return (0);
 333 }
 334
 335 static int
 336 agp_nvidia_flush_tlb (device_t dev, int offset)
 337 {
 338         struct agp_nvidia_softc *sc;
 339         u_int32_t wbc_reg, temp;
 340         volatile u_int32_t *ag_virtual;
 341         int i, pages;
 342
 343         sc = (struct agp_nvidia_softc *)device_get_softc(dev);
 344
 345         if (sc->wbc_mask) {
 346                 wbc_reg = pci_read_config(sc->mc1_dev, AGP_NVIDIA_1_WBC, 4);
 347                 wbc_reg |= sc->wbc_mask;
 348                 pci_write_config(sc->mc1_dev, AGP_NVIDIA_1_WBC, wbc_reg, 4);
 349
 350                 /* Wait no more than 3 seconds. */
 351                 for (i = 0; i < 3000; i++) {
 352                         wbc_reg = pci_read_config(sc->mc1_dev,
 353                                                   AGP_NVIDIA_1_WBC, 4);
 354                         if ((sc->wbc_mask & wbc_reg) == 0)
 355                                 break;
 356                         else
 357                                 DELAY(1000);
 358                 }
 359                 if (i == 3000)
 360                         device_printf(dev,
 361                                 "TLB flush took more than 3 seconds.\n");
 362         }
 363
 364         ag_virtual = (volatile u_int32_t *)sc->gatt->ag_virtual;
 365
 366         /* Flush TLB entries. */
 367         pages = sc->gatt->ag_entries * sizeof(u_int32_t) / PAGE_SIZE;
 368         for(i = 0; i < pages; i++)
 369                 temp = ag_virtual[i * PAGE_SIZE / sizeof(u_int32_t)];
 370         for(i = 0; i < pages; i++)
 371                 temp = ag_virtual[i * PAGE_SIZE / sizeof(u_int32_t)];
 372
 373         return (0);
 374 }
 375
 376 #define SYSCFG          0xC0010010
 377 #define IORR_BASE0      0xC0010016
 378 #define IORR_MASK0      0xC0010017
 379 #define AMD_K7_NUM_IORR 2
 380
 381 static int
 382 nvidia_init_iorr(u_int32_t addr, u_int32_t size)
 383 {
 384         quad_t base, mask, sys;
 385         u_int32_t iorr_addr, free_iorr_addr;
 386
 387         /* Find the iorr that is already used for the addr */
 388         /* If not found, determine the uppermost available iorr */
 389         free_iorr_addr = AMD_K7_NUM_IORR;
 390         for(iorr_addr = 0; iorr_addr < AMD_K7_NUM_IORR; iorr_addr++) {
 391                 base = rdmsr(IORR_BASE0 + 2 * iorr_addr);
 392                 mask = rdmsr(IORR_MASK0 + 2 * iorr_addr);
 393
 394                 if ((base & 0xfffff000ULL) == (addr & 0xfffff000))
 395                         break;
 396
 397                 if ((mask & 0x00000800ULL) == 0)
 398                         free_iorr_addr = iorr_addr;
 399         }
 400
 401         if (iorr_addr >= AMD_K7_NUM_IORR) {
 402                 iorr_addr = free_iorr_addr;
 403                 if (iorr_addr >= AMD_K7_NUM_IORR)
 404                         return (EINVAL);
 405         }
 406
 407         base = (addr & ~0xfff) | 0x18;
 408         mask = (0xfULL << 32) | ((~(size - 1)) & 0xfffff000) | 0x800;
 409         wrmsr(IORR_BASE0 + 2 * iorr_addr, base);
 410         wrmsr(IORR_MASK0 + 2 * iorr_addr, mask);
 411
 412         sys = rdmsr(SYSCFG);
 413         sys |= 0x00100000ULL;
 414         wrmsr(SYSCFG, sys);
 415
 416         return (0);
 417 }
 418
 419 static device_method_t agp_nvidia_methods[] = {
 420         /* Device interface */
 421         DEVMETHOD(device_probe,         agp_nvidia_probe),
 422         DEVMETHOD(device_attach,        agp_nvidia_attach),
 423         DEVMETHOD(device_detach,        agp_nvidia_detach),
 424         DEVMETHOD(device_shutdown,      bus_generic_shutdown),
 425         DEVMETHOD(device_suspend,       bus_generic_suspend),
 426         DEVMETHOD(device_resume,        bus_generic_resume),
 427
 428         /* AGP interface */
 429         DEVMETHOD(agp_get_aperture,     agp_nvidia_get_aperture),
 430         DEVMETHOD(agp_set_aperture,     agp_nvidia_set_aperture),
 431         DEVMETHOD(agp_bind_page,        agp_nvidia_bind_page),
 432         DEVMETHOD(agp_unbind_page,      agp_nvidia_unbind_page),
 433         DEVMETHOD(agp_flush_tlb,        agp_nvidia_flush_tlb),
 434
 435         DEVMETHOD(agp_enable,           agp_generic_enable),
 436         DEVMETHOD(agp_alloc_memory,     agp_generic_alloc_memory),
 437         DEVMETHOD(agp_free_memory,      agp_generic_free_memory),
 438         DEVMETHOD(agp_bind_memory,      agp_generic_bind_memory),
 439         DEVMETHOD(agp_unbind_memory,    agp_generic_unbind_memory),
 440
 441         { 0, 0 }
 442 };
 443
 444 static driver_t agp_nvidia_driver = {
 445         "agp",
 446         agp_nvidia_methods,
 447         sizeof(struct agp_nvidia_softc),
 448 };
 449
 450 static devclass_t agp_devclass;
 451
 452 DRIVER_MODULE(agp_nvidia, pci, agp_nvidia_driver, agp_devclass, NULL, NULL);
 453 MODULE_DEPEND(agp_nvidia, agp, 1, 1, 1);
 454 MODULE_DEPEND(agp_nvidia, pci, 1, 1, 1);