sys/dev/netif/rl/if_rl.c

   1 /*
   2  * Copyright (c) 1997, 1998
   3  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  * 3. All advertising materials mentioning features or use of this software
  14  *    must display the following acknowledgement:
  15  *      This product includes software developed by Bill Paul.
  16  * 4. Neither the name of the author nor the names of any co-contributors
  17  *    may be used to endorse or promote products derived from this software
  18  *    without specific prior written permission.
  19  *
  20  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  21  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  24  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  30  * THE POSSIBILITY OF SUCH DAMAGE.
  31  *
  32  * $FreeBSD: src/sys/pci/if_rl.c,v 1.38.2.16 2003/03/05 18:42:33 njl Exp $
  33  * $DragonFly: src/sys/dev/netif/rl/if_rl.c,v 1.23 2005/06/09 19:45:12 joerg Exp $
  34  */
  35
  36 /*
  37  * RealTek 8129/8139 PCI NIC driver
  38  *
  39  * Supports several extremely cheap PCI 10/100 adapters based on
  40  * the RealTek chipset. Datasheets can be obtained from
  41  * www.realtek.com.tw.
  42  *
  43  * Written by Bill Paul <wpaul@ctr.columbia.edu>
  44  * Electrical Engineering Department
  45  * Columbia University, New York City
  46  */
  47
  48 /*
  49  * The RealTek 8139 PCI NIC redefines the meaning of 'low end.' This is
  50  * probably the worst PCI ethernet controller ever made, with the possible
  51  * exception of the FEAST chip made by SMC. The 8139 supports bus-master
  52  * DMA, but it has a terrible interface that nullifies any performance
  53  * gains that bus-master DMA usually offers.
  54  *
  55  * For transmission, the chip offers a series of four TX descriptor
  56  * registers. Each transmit frame must be in a contiguous buffer, aligned
  57  * on a longword (32-bit) boundary. This means we almost always have to
  58  * do mbuf copies in order to transmit a frame, except in the unlikely
  59  * case where a) the packet fits into a single mbuf, and b) the packet
  60  * is 32-bit aligned within the mbuf's data area. The presence of only
  61  * four descriptor registers means that we can never have more than four
  62  * packets queued for transmission at any one time.
  63  *
  64  * Reception is not much better. The driver has to allocate a single large
  65  * buffer area (up to 64K in size) into which the chip will DMA received
  66  * frames. Because we don't know where within this region received packets
  67  * will begin or end, we have no choice but to copy data from the buffer
  68  * area into mbufs in order to pass the packets up to the higher protocol
  69  * levels.
  70  *
  71  * It's impossible given this rotten design to really achieve decent
  72  * performance at 100Mbps, unless you happen to have a 400Mhz PII or
  73  * some equally overmuscled CPU to drive it.
  74  *
  75  * On the bright side, the 8139 does have a built-in PHY, although
  76  * rather than using an MDIO serial interface like most other NICs, the
  77  * PHY registers are directly accessible through the 8139's register
  78  * space. The 8139 supports autonegotiation, as well as a 64-bit multicast
  79  * filter.
  80  *
  81  * The 8129 chip is an older version of the 8139 that uses an external PHY
  82  * chip. The 8129 has a serial MDIO interface for accessing the MII where
  83  * the 8139 lets you directly access the on-board PHY registers. We need
  84  * to select which interface to use depending on the chip type.
  85  */
  86
  87 #include <sys/param.h>
  88 #include <sys/endian.h>
  89 #include <sys/systm.h>
  90 #include <sys/sockio.h>
  91 #include <sys/mbuf.h>
  92 #include <sys/malloc.h>
  93 #include <sys/kernel.h>
  94 #include <sys/module.h>
  95 #include <sys/socket.h>
  96 #include <sys/thread2.h>
  97
  98 #include <net/if.h>
  99 #include <net/ifq_var.h>
 100 #include <net/if_arp.h>
 101 #include <net/ethernet.h>
 102 #include <net/if_dl.h>
 103 #include <net/if_media.h>
 104
 105 #include <net/bpf.h>
 106
 107 #include <machine/bus_pio.h>
 108 #include <machine/bus_memio.h>
 109 #include <machine/bus.h>
 110 #include <machine/resource.h>
 111 #include <sys/bus.h>
 112 #include <sys/rman.h>
 113
 114 #include <dev/netif/mii_layer/mii.h>
 115 #include <dev/netif/mii_layer/miivar.h>
 116
 117 #include <bus/pci/pcireg.h>
 118 #include <bus/pci/pcivar.h>
 119
 120 /* "controller miibus0" required.  See GENERIC if you get errors here. */
 121 #include "miibus_if.h"
 122
 123 /*
 124  * Default to using PIO access for this driver. On SMP systems,
 125  * there appear to be problems with memory mapped mode: it looks like
 126  * doing too many memory mapped access back to back in rapid succession
 127  * can hang the bus. I'm inclined to blame this on crummy design/construction
 128  * on the part of RealTek. Memory mapped mode does appear to work on
 129  * uniprocessor systems though.
 130  */
 131 #define RL_USEIOSPACE
 132
 133 #include <dev/netif/rl/if_rlreg.h>
 134
 135 /*
 136  * Various supported device vendors/types and their names.
 137  */
 138 static struct rl_type {
 139         uint16_t         rl_vid;
 140         uint16_t         rl_did;
 141         const char      *rl_name;
 142 } rl_devs[] = {
 143         { RT_VENDORID, RT_DEVICEID_8129,
 144                 "RealTek 8129 10/100BaseTX" },
 145         { RT_VENDORID, RT_DEVICEID_8139,
 146                 "RealTek 8139 10/100BaseTX" },
 147         { RT_VENDORID, RT_DEVICEID_8138,
 148                 "RealTek 8139 10/100BaseTX CardBus" },
 149         { ACCTON_VENDORID, ACCTON_DEVICEID_5030,
 150                 "Accton MPX 5030/5038 10/100BaseTX" },
 151         { DELTA_VENDORID, DELTA_DEVICEID_8139,
 152                 "Delta Electronics 8139 10/100BaseTX" },
 153         { ADDTRON_VENDORID, ADDTRON_DEVICEID_8139,
 154                 "Addtron Technolgy 8139 10/100BaseTX" },
 155         { DLINK_VENDORID, DLINK_DEVICEID_530TXPLUS,
 156                 "D-Link DFE-530TX+ 10/100BaseTX" },
 157         { DLINK_VENDORID, DLINK_DEVICEID_690TXD,
 158                 "D-Link DFE-690TX 10/100BaseTX" },
 159         { NORTEL_VENDORID, ACCTON_DEVICEID_5030,
 160                 "Nortel Networks 10/100BaseTX" },
 161         { PEPPERCON_VENDORID, PEPPERCON_DEVICEID_ROLF,
 162                 "Peppercon AG ROL/F" },
 163         { COREGA_VENDORID, COREGA_DEVICEID_FETHERCBTXD,
 164                 "Corega FEther CB-TXD" },
 165         { COREGA_VENDORID, COREGA_DEVICEID_FETHERIICBTXD,
 166                 "Corega FEtherII CB-TXD" },
 167         { PLANEX_VENDORID, PLANEX_DEVICEID_FNW3800TX,
 168                 "Planex FNW-3800-TX" },
 169         { 0, 0, NULL }
 170 };
 171
 172 static int      rl_probe(device_t);
 173 static int      rl_attach(device_t);
 174 static int      rl_detach(device_t);
 175
 176 static int      rl_encap(struct rl_softc *, struct mbuf * );
 177
 178 static void     rl_rxeof(struct rl_softc *);
 179 static void     rl_txeof(struct rl_softc *);
 180 static void     rl_intr(void *);
 181 static void     rl_tick(void *);
 182 static void     rl_start(struct ifnet *);
 183 static int      rl_ioctl(struct ifnet *, u_long, caddr_t, struct ucred *);
 184 static void     rl_init(void *);
 185 static void     rl_stop (struct rl_softc *);
 186 static void     rl_watchdog(struct ifnet *);
 187 static int      rl_suspend(device_t);
 188 static int      rl_resume(device_t);
 189 static void     rl_shutdown(device_t);
 190 static int      rl_ifmedia_upd(struct ifnet *);
 191 static void     rl_ifmedia_sts(struct ifnet *, struct ifmediareq *);
 192
 193 static void     rl_eeprom_putbyte(struct rl_softc *, int);
 194 static void     rl_eeprom_getword(struct rl_softc *, int, uint16_t *);
 195 static void     rl_read_eeprom(struct rl_softc *, caddr_t, int, int, int);
 196 static void     rl_mii_sync(struct rl_softc *);
 197 static void     rl_mii_send(struct rl_softc *, uint32_t, int);
 198 static int      rl_mii_readreg(struct rl_softc *, struct rl_mii_frame *);
 199 static int      rl_mii_writereg(struct rl_softc *, struct rl_mii_frame *);
 200
 201 static int      rl_miibus_readreg(device_t, int, int);
 202 static int      rl_miibus_writereg(device_t, int, int, int);
 203 static void     rl_miibus_statchg(device_t);
 204
 205 static void     rl_setmulti(struct rl_softc *);
 206 static void     rl_reset(struct rl_softc *);
 207 static void     rl_list_tx_init(struct rl_softc *);
 208
 209 static void     rl_dma_map_rxbuf(void *, bus_dma_segment_t *, int, int);
 210 static void     rl_dma_map_txbuf(void *, bus_dma_segment_t *, int, int);
 211 #ifdef DEVICE_POLLING
 212 static poll_handler_t rl_poll;
 213 #endif
 214
 215 #ifdef RL_USEIOSPACE
 216 #define RL_RES                  SYS_RES_IOPORT
 217 #define RL_RID                  RL_PCI_LOIO
 218 #else
 219 #define RL_RES                  SYS_RES_MEMORY
 220 #define RL_RID                  RL_PCI_LOMEM
 221 #endif
 222
 223 static device_method_t rl_methods[] = {
 224         /* Device interface */
 225         DEVMETHOD(device_probe,         rl_probe),
 226         DEVMETHOD(device_attach,        rl_attach),
 227         DEVMETHOD(device_detach,        rl_detach),
 228         DEVMETHOD(device_suspend,       rl_suspend),
 229         DEVMETHOD(device_resume,        rl_resume),
 230         DEVMETHOD(device_shutdown,      rl_shutdown),
 231
 232         /* bus interface */
 233         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 234         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 235
 236         /* MII interface */
 237         DEVMETHOD(miibus_readreg,       rl_miibus_readreg),
 238         DEVMETHOD(miibus_writereg,      rl_miibus_writereg),
 239         DEVMETHOD(miibus_statchg,       rl_miibus_statchg),
 240
 241         { 0, 0 }
 242 };
 243
 244 static DEFINE_CLASS_0(rl, rl_driver, rl_methods, sizeof(struct rl_softc));
 245 static devclass_t rl_devclass;
 246
 247 DECLARE_DUMMY_MODULE(if_rl);
 248 DRIVER_MODULE(if_rl, pci, rl_driver, rl_devclass, 0, 0);
 249 DRIVER_MODULE(if_rl, cardbus, rl_driver, rl_devclass, 0, 0);
 250 DRIVER_MODULE(miibus, rl, miibus_driver, miibus_devclass, 0, 0);
 251 MODULE_DEPEND(if_rl, miibus, 1, 1, 1);
 252
 253 #define EE_SET(x)                                       \
 254         CSR_WRITE_1(sc, RL_EECMD, CSR_READ_1(sc, RL_EECMD) | (x))
 255
 256 #define EE_CLR(x)                                       \
 257         CSR_WRITE_1(sc, RL_EECMD, CSR_READ_1(sc, RL_EECMD) & ~(x))
 258
 259 static void
 260 rl_dma_map_rxbuf(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 261 {
 262         struct rl_softc *sc = arg;
 263
 264         CSR_WRITE_4(sc, RL_RXADDR, segs->ds_addr & 0xFFFFFFFF);
 265 }
 266
 267 static void
 268 rl_dma_map_txbuf(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 269 {
 270         struct rl_softc *sc = arg;
 271
 272         CSR_WRITE_4(sc, RL_CUR_TXADDR(sc), segs->ds_addr & 0xFFFFFFFF);
 273 }
 274
 275 /*
 276  * Send a read command and address to the EEPROM, check for ACK.
 277  */
 278 static void
 279 rl_eeprom_putbyte(struct rl_softc *sc, int addr)
 280 {
 281         int d, i;
 282
 283         d = addr | sc->rl_eecmd_read;
 284
 285         /*
 286          * Feed in each bit and strobe the clock.
 287          */
 288         for (i = 0x400; i; i >>= 1) {
 289                 if (d & i)
 290                         EE_SET(RL_EE_DATAIN);
 291                 else
 292                         EE_CLR(RL_EE_DATAIN);
 293                 DELAY(100);
 294                 EE_SET(RL_EE_CLK);
 295                 DELAY(150);
 296                 EE_CLR(RL_EE_CLK);
 297                 DELAY(100);
 298         }
 299 }
 300
 301 /*
 302  * Read a word of data stored in the EEPROM at address 'addr.'
 303  */
 304 static void
 305 rl_eeprom_getword(struct rl_softc *sc, int addr, uint16_t *dest)
 306 {
 307         int i;
 308         uint16_t word = 0;
 309
 310         /* Enter EEPROM access mode. */
 311         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_PROGRAM|RL_EE_SEL);
 312
 313         /*
 314          * Send address of word we want to read.
 315          */
 316         rl_eeprom_putbyte(sc, addr);
 317
 318         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_PROGRAM|RL_EE_SEL);
 319
 320         /*
 321          * Start reading bits from EEPROM.
 322          */
 323         for (i = 0x8000; i; i >>= 1) {
 324                 EE_SET(RL_EE_CLK);
 325                 DELAY(100);
 326                 if (CSR_READ_1(sc, RL_EECMD) & RL_EE_DATAOUT)
 327                         word |= i;
 328                 EE_CLR(RL_EE_CLK);
 329                 DELAY(100);
 330         }
 331
 332         /* Turn off EEPROM access mode. */
 333         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_OFF);
 334
 335         *dest = word;
 336 }
 337
 338 /*
 339  * Read a sequence of words from the EEPROM.
 340  */
 341 static void
 342 rl_read_eeprom(struct rl_softc *sc, caddr_t dest, int off, int cnt, int swap)
 343 {
 344         int i;
 345         u_int16_t word = 0, *ptr;
 346
 347         for (i = 0; i < cnt; i++) {
 348                 rl_eeprom_getword(sc, off + i, &word);
 349                 ptr = (u_int16_t *)(dest + (i * 2));
 350                 if (swap)
 351                         *ptr = ntohs(word);
 352                 else
 353                         *ptr = word;
 354         }
 355 }
 356
 357
 358 /*
 359  * MII access routines are provided for the 8129, which
 360  * doesn't have a built-in PHY. For the 8139, we fake things
 361  * up by diverting rl_phy_readreg()/rl_phy_writereg() to the
 362  * direct access PHY registers.
 363  */
 364 #define MII_SET(x)                                                      \
 365         CSR_WRITE_1(sc, RL_MII, CSR_READ_1(sc, RL_MII) | x)
 366
 367 #define MII_CLR(x)                                                      \
 368         CSR_WRITE_1(sc, RL_MII, CSR_READ_1(sc, RL_MII) & ~x)
 369
 370 /*
 371  * Sync the PHYs by setting data bit and strobing the clock 32 times.
 372  */
 373 static void
 374 rl_mii_sync(struct rl_softc *sc)
 375 {
 376         int i;
 377
 378         MII_SET(RL_MII_DIR|RL_MII_DATAOUT);
 379
 380         for (i = 0; i < 32; i++) {
 381                 MII_SET(RL_MII_CLK);
 382                 DELAY(1);
 383                 MII_CLR(RL_MII_CLK);
 384                 DELAY(1);
 385         }
 386 }
 387
 388 /*
 389  * Clock a series of bits through the MII.
 390  */
 391 static void
 392 rl_mii_send(struct rl_softc *sc, uint32_t bits, int cnt)
 393 {
 394         int i;
 395
 396         MII_CLR(RL_MII_CLK);
 397
 398         for (i = (0x1 << (cnt - 1)); i; i >>= 1) {
 399                 if (bits & i)
 400                         MII_SET(RL_MII_DATAOUT);
 401                 else
 402                         MII_CLR(RL_MII_DATAOUT);
 403                 DELAY(1);
 404                 MII_CLR(RL_MII_CLK);
 405                 DELAY(1);
 406                 MII_SET(RL_MII_CLK);
 407         }
 408 }
 409
 410 /*
 411  * Read an PHY register through the MII.
 412  */
 413 static int
 414 rl_mii_readreg(struct rl_softc *sc, struct rl_mii_frame *frame)
 415 {
 416         int ack, i;
 417
 418         crit_enter();
 419
 420         /*
 421          * Set up frame for RX.
 422          */
 423         frame->mii_stdelim = RL_MII_STARTDELIM;
 424         frame->mii_opcode = RL_MII_READOP;
 425         frame->mii_turnaround = 0;
 426         frame->mii_data = 0;
 427
 428         CSR_WRITE_2(sc, RL_MII, 0);
 429
 430         /*
 431          * Turn on data xmit.
 432          */
 433         MII_SET(RL_MII_DIR);
 434
 435         rl_mii_sync(sc);
 436
 437         /*
 438          * Send command/address info.
 439          */
 440         rl_mii_send(sc, frame->mii_stdelim, 2);
 441         rl_mii_send(sc, frame->mii_opcode, 2);
 442         rl_mii_send(sc, frame->mii_phyaddr, 5);
 443         rl_mii_send(sc, frame->mii_regaddr, 5);
 444
 445         /* Idle bit */
 446         MII_CLR((RL_MII_CLK|RL_MII_DATAOUT));
 447         DELAY(1);
 448         MII_SET(RL_MII_CLK);
 449         DELAY(1);
 450
 451         /* Turn off xmit. */
 452         MII_CLR(RL_MII_DIR);
 453
 454         /* Check for ack */
 455         MII_CLR(RL_MII_CLK);
 456         DELAY(1);
 457         ack = CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN;
 458         MII_SET(RL_MII_CLK);
 459         DELAY(1);
 460
 461         /*
 462          * Now try reading data bits. If the ack failed, we still
 463          * need to clock through 16 cycles to keep the PHY(s) in sync.
 464          */
 465         if (ack) {
 466                 for(i = 0; i < 16; i++) {
 467                         MII_CLR(RL_MII_CLK);
 468                         DELAY(1);
 469                         MII_SET(RL_MII_CLK);
 470                         DELAY(1);
 471                 }
 472         } else {
 473                 for (i = 0x8000; i; i >>= 1) {
 474                         MII_CLR(RL_MII_CLK);
 475                         DELAY(1);
 476                         if (!ack) {
 477                                 if (CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN)
 478                                         frame->mii_data |= i;
 479                                 DELAY(1);
 480                         }
 481                         MII_SET(RL_MII_CLK);
 482                         DELAY(1);
 483                 }
 484         }
 485
 486         MII_CLR(RL_MII_CLK);
 487         DELAY(1);
 488         MII_SET(RL_MII_CLK);
 489         DELAY(1);
 490
 491         crit_exit();
 492
 493         return(ack ? 1 : 0);
 494 }
 495
 496 /*
 497  * Write to a PHY register through the MII.
 498  */
 499 static int
 500 rl_mii_writereg(struct rl_softc *sc, struct rl_mii_frame *frame)
 501 {
 502         crit_enter();
 503
 504         /*
 505          * Set up frame for TX.
 506          */
 507         frame->mii_stdelim = RL_MII_STARTDELIM;
 508         frame->mii_opcode = RL_MII_WRITEOP;
 509         frame->mii_turnaround = RL_MII_TURNAROUND;
 510
 511         /*
 512          * Turn on data output.
 513          */
 514         MII_SET(RL_MII_DIR);
 515
 516         rl_mii_sync(sc);
 517
 518         rl_mii_send(sc, frame->mii_stdelim, 2);
 519         rl_mii_send(sc, frame->mii_opcode, 2);
 520         rl_mii_send(sc, frame->mii_phyaddr, 5);
 521         rl_mii_send(sc, frame->mii_regaddr, 5);
 522         rl_mii_send(sc, frame->mii_turnaround, 2);
 523         rl_mii_send(sc, frame->mii_data, 16);
 524
 525         /* Idle bit. */
 526         MII_SET(RL_MII_CLK);
 527         DELAY(1);
 528         MII_CLR(RL_MII_CLK);
 529         DELAY(1);
 530
 531         /*
 532          * Turn off xmit.
 533          */
 534         MII_CLR(RL_MII_DIR);
 535
 536         crit_exit();
 537
 538         return(0);
 539 }
 540
 541 static int
 542 rl_miibus_readreg(device_t dev, int phy, int reg)
 543 {
 544         struct rl_softc *sc;
 545         struct rl_mii_frame frame;
 546         uint16_t rval = 0;
 547         uint16_t rl8139_reg = 0;
 548
 549         sc = device_get_softc(dev);
 550
 551         if (sc->rl_type == RL_8139) {
 552                 /* Pretend the internal PHY is only at address 0 */
 553                 if (phy)
 554                         return(0);
 555                 switch (reg) {
 556                 case MII_BMCR:
 557                         rl8139_reg = RL_BMCR;
 558                         break;
 559                 case MII_BMSR:
 560                         rl8139_reg = RL_BMSR;
 561                         break;
 562                 case MII_ANAR:
 563                         rl8139_reg = RL_ANAR;
 564                         break;
 565                 case MII_ANER:
 566                         rl8139_reg = RL_ANER;
 567                         break;
 568                 case MII_ANLPAR:
 569                         rl8139_reg = RL_LPAR;
 570                         break;
 571                 case MII_PHYIDR1:
 572                 case MII_PHYIDR2:
 573                         return(0);
 574                         break;
 575                 /*
 576                  * Allow the rlphy driver to read the media status
 577                  * register. If we have a link partner which does not
 578                  * support NWAY, this is the register which will tell
 579                  * us the results of parallel detection.
 580                  */
 581                 case RL_MEDIASTAT:
 582                         rval = CSR_READ_1(sc, RL_MEDIASTAT);
 583                         return(rval);
 584                 default:
 585                         device_printf(dev, "bad phy register\n");
 586                         return(0);
 587                 }
 588                 rval = CSR_READ_2(sc, rl8139_reg);
 589                 return(rval);
 590         }
 591
 592         bzero(&frame, sizeof(frame));
 593
 594         frame.mii_phyaddr = phy;
 595         frame.mii_regaddr = reg;
 596         rl_mii_readreg(sc, &frame);
 597
 598         return(frame.mii_data);
 599 }
 600
 601 static int
 602 rl_miibus_writereg(device_t dev, int phy, int reg, int data)
 603 {
 604         struct rl_softc *sc;
 605         struct rl_mii_frame frame;
 606         u_int16_t rl8139_reg = 0;
 607
 608         sc = device_get_softc(dev);
 609
 610         if (sc->rl_type == RL_8139) {
 611                 /* Pretend the internal PHY is only at address 0 */
 612                 if (phy)
 613                         return(0);
 614                 switch (reg) {
 615                 case MII_BMCR:
 616                         rl8139_reg = RL_BMCR;
 617                         break;
 618                 case MII_BMSR:
 619                         rl8139_reg = RL_BMSR;
 620                         break;
 621                 case MII_ANAR:
 622                         rl8139_reg = RL_ANAR;
 623                         break;
 624                 case MII_ANER:
 625                         rl8139_reg = RL_ANER;
 626                         break;
 627                 case MII_ANLPAR:
 628                         rl8139_reg = RL_LPAR;
 629                         break;
 630                 case MII_PHYIDR1:
 631                 case MII_PHYIDR2:
 632                         return(0);
 633                 default:
 634                         device_printf(dev, "bad phy register\n");
 635                         return(0);
 636                 }
 637                 CSR_WRITE_2(sc, rl8139_reg, data);
 638                 return(0);
 639         }
 640
 641         bzero(&frame, sizeof(frame));
 642
 643         frame.mii_phyaddr = phy;
 644         frame.mii_regaddr = reg;
 645         frame.mii_data = data;
 646
 647         rl_mii_writereg(sc, &frame);
 648
 649         return(0);
 650 }
 651
 652 static void
 653 rl_miibus_statchg(device_t dev)
 654 {
 655 }
 656
 657 /*
 658  * Program the 64-bit multicast hash filter.
 659  */
 660 static void
 661 rl_setmulti(struct rl_softc *sc)
 662 {
 663         struct ifnet *ifp;
 664         int h = 0;
 665         uint32_t hashes[2] = { 0, 0 };
 666         struct ifmultiaddr *ifma;
 667         uint32_t rxfilt;
 668         int mcnt = 0;
 669
 670         ifp = &sc->arpcom.ac_if;
 671
 672         rxfilt = CSR_READ_4(sc, RL_RXCFG);
 673
 674         if (ifp->if_flags & IFF_ALLMULTI || ifp->if_flags & IFF_PROMISC) {
 675                 rxfilt |= RL_RXCFG_RX_MULTI;
 676                 CSR_WRITE_4(sc, RL_RXCFG, rxfilt);
 677                 CSR_WRITE_4(sc, RL_MAR0, 0xFFFFFFFF);
 678                 CSR_WRITE_4(sc, RL_MAR4, 0xFFFFFFFF);
 679                 return;
 680         }
 681
 682         /* first, zot all the existing hash bits */
 683         CSR_WRITE_4(sc, RL_MAR0, 0);
 684         CSR_WRITE_4(sc, RL_MAR4, 0);
 685
 686         /* now program new ones */
 687         LIST_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
 688                 if (ifma->ifma_addr->sa_family != AF_LINK)
 689                         continue;
 690                 h = ether_crc32_be(
 691                     LLADDR((struct sockaddr_dl *)ifma->ifma_addr),
 692                     ETHER_ADDR_LEN >> 26);
 693                 if (h < 32)
 694                         hashes[0] |= (1 << h);
 695                 else
 696                         hashes[1] |= (1 << (h - 32));
 697                 mcnt++;
 698         }
 699
 700         if (mcnt)
 701                 rxfilt |= RL_RXCFG_RX_MULTI;
 702         else
 703                 rxfilt &= ~RL_RXCFG_RX_MULTI;
 704
 705         CSR_WRITE_4(sc, RL_RXCFG, rxfilt);
 706         CSR_WRITE_4(sc, RL_MAR0, hashes[0]);
 707         CSR_WRITE_4(sc, RL_MAR4, hashes[1]);
 708 }
 709
 710 static void
 711 rl_reset(struct rl_softc *sc)
 712 {
 713         int i;
 714
 715         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_RESET);
 716
 717         for (i = 0; i < RL_TIMEOUT; i++) {
 718                 DELAY(10);
 719                 if (!(CSR_READ_1(sc, RL_COMMAND) & RL_CMD_RESET))
 720                         break;
 721         }
 722         if (i == RL_TIMEOUT)
 723                 device_printf(sc->rl_dev, "reset never completed!\n");
 724 }
 725
 726 /*
 727  * Probe for a RealTek 8129/8139 chip. Check the PCI vendor and device
 728  * IDs against our list and return a device name if we find a match.
 729  *
 730  * Return with a value < 0 to give re(4) a change to attach.
 731  */
 732 static int
 733 rl_probe(device_t dev)
 734 {
 735         struct rl_type *t;
 736         uint16_t product = pci_get_device(dev);
 737         uint16_t vendor = pci_get_vendor(dev);
 738
 739         for (t = rl_devs; t->rl_name != NULL; t++) {
 740                 if (vendor == t->rl_vid && product == t->rl_did) {
 741                         device_set_desc(dev, t->rl_name);
 742                         return(-100);
 743                 }
 744         }
 745
 746         return(ENXIO);
 747 }
 748
 749 /*
 750  * Attach the interface. Allocate softc structures, do ifmedia
 751  * setup and ethernet/BPF attach.
 752  */
 753 static int
 754 rl_attach(device_t dev)
 755 {
 756         uint8_t eaddr[ETHER_ADDR_LEN];
 757         uint16_t as[3];
 758         struct rl_softc *sc;
 759         struct ifnet *ifp;
 760         uint16_t rl_did = 0;
 761         int error = 0, rid, i;
 762
 763         sc = device_get_softc(dev);
 764         sc->rl_dev = dev;
 765
 766         /*
 767          * Handle power management nonsense.
 768          */
 769
 770         if (pci_get_powerstate(dev) != PCI_POWERSTATE_D0) {
 771                 uint32_t iobase, membase, irq;
 772
 773                 /* Save important PCI config data. */
 774                 iobase = pci_read_config(dev, RL_PCI_LOIO, 4);
 775                 membase = pci_read_config(dev, RL_PCI_LOMEM, 4);
 776                 irq = pci_read_config(dev, RL_PCI_INTLINE, 4);
 777
 778                 /* Reset the power state. */
 779                 device_printf(dev, "chip is is in D%d power mode "
 780                               "-- setting to D0\n", pci_get_powerstate(dev));
 781                 pci_set_powerstate(dev, PCI_POWERSTATE_D0);
 782
 783                 /* Restore PCI config data. */
 784                 pci_write_config(dev, RL_PCI_LOIO, iobase, 4);
 785                 pci_write_config(dev, RL_PCI_LOMEM, membase, 4);
 786                 pci_write_config(dev, RL_PCI_INTLINE, irq, 4);
 787         }
 788
 789         /*
 790          * Map control/status registers.
 791          */
 792         pci_enable_busmaster(dev);
 793         pci_enable_io(dev, RL_RES);
 794
 795         rid = RL_RID;
 796         sc->rl_res = bus_alloc_resource_any(dev, RL_RES, &rid, RF_ACTIVE);
 797
 798         if (sc->rl_res == NULL) {
 799                 device_printf(dev, "couldn't map ports/memory\n");
 800                 error = ENXIO;
 801                 goto fail;
 802         }
 803
 804         sc->rl_btag = rman_get_bustag(sc->rl_res);
 805         sc->rl_bhandle = rman_get_bushandle(sc->rl_res);
 806
 807         rid = 0;
 808         sc->rl_irq = bus_alloc_resource_any(dev, SYS_RES_IRQ, &rid,
 809                                             RF_SHAREABLE | RF_ACTIVE);
 810
 811         if (sc->rl_irq == NULL) {
 812                 device_printf(dev, "couldn't map interrupt\n");
 813                 error = ENXIO;
 814                 goto fail;
 815         }
 816
 817         callout_init(&sc->rl_stat_timer);
 818
 819         /* Reset the adapter. */
 820         rl_reset(sc);
 821
 822         sc->rl_eecmd_read = RL_EECMD_READ_6BIT;
 823         rl_read_eeprom(sc, (uint8_t *)&rl_did, 0, 1, 0);
 824         if (rl_did != 0x8129)
 825                 sc->rl_eecmd_read = RL_EECMD_READ_8BIT;
 826
 827         /*
 828          * Get station address from the EEPROM.
 829          */
 830         rl_read_eeprom(sc, (caddr_t)as, RL_EE_EADDR, 3, 0);
 831         for (i = 0; i < 3; i++) {
 832                 eaddr[(i * 2) + 0] = as[i] & 0xff;
 833                 eaddr[(i * 2) + 1] = as[i] >> 8;
 834         }
 835
 836         /*
 837          * Now read the exact device type from the EEPROM to find
 838          * out if it's an 8129 or 8139.
 839          */
 840         rl_read_eeprom(sc, (caddr_t)&rl_did, RL_EE_PCI_DID, 1, 0);
 841
 842         if (rl_did == RT_DEVICEID_8139 || rl_did == ACCTON_DEVICEID_5030 ||
 843             rl_did == DELTA_DEVICEID_8139 || rl_did == ADDTRON_DEVICEID_8139 ||
 844             rl_did == DLINK_DEVICEID_530TXPLUS || rl_did == RT_DEVICEID_8138 ||
 845             rl_did == DLINK_DEVICEID_690TXD ||
 846             rl_did == COREGA_DEVICEID_FETHERCBTXD ||
 847             rl_did == COREGA_DEVICEID_FETHERIICBTXD ||
 848             rl_did == PLANEX_DEVICEID_FNW3800TX)
 849                 sc->rl_type = RL_8139;
 850         else if (rl_did == RT_DEVICEID_8129)
 851                 sc->rl_type = RL_8129;
 852         else {
 853                 device_printf(dev, "unknown device ID: %x\n", rl_did);
 854                 error = ENXIO;
 855                 goto fail;
 856         }
 857
 858 #define RL_NSEG_NEW 32
 859         error = bus_dma_tag_create(NULL,                        /* parent */
 860                                    1, 0,                        /* alignment, boundary */
 861                                    BUS_SPACE_MAXADDR_32BIT,     /* lowaddr */
 862                                    BUS_SPACE_MAXADDR,           /* highaddr */
 863                                    NULL, NULL,                  /* filter, filterarg */
 864                                    MAXBSIZE, RL_NSEG_NEW,       /* maxsize, nsegments */
 865                                    BUS_SPACE_MAXSIZE_32BIT,     /* maxsegsize */
 866                                    BUS_DMA_ALLOCNOW,            /* flags */
 867                                    &sc->rl_parent_tag);
 868
 869         if (error) {
 870                 device_printf(dev, "can't create parent tag\n");
 871                 goto fail;
 872         }
 873
 874         /*
 875          * Now allocate a tag for the DMA descriptor lists.
 876          * All of our lists are allocated as a contiguous block
 877          * of memory.
 878          */
 879         error = bus_dma_tag_create(sc->rl_parent_tag,           /* parent */
 880                                    1, 0,                        /* alignment, boundary */
 881                                    BUS_SPACE_MAXADDR,           /* lowaddr */
 882                                    BUS_SPACE_MAXADDR,           /* highaddr */
 883                                    NULL, NULL,                  /* filter, filterarg */
 884                                    RL_RXBUFLEN + 1518, 1,       /* maxsize, nsegments */
 885                                    BUS_SPACE_MAXSIZE_32BIT,     /* maxsegsize */
 886                                    0,                           /* flags */
 887                                    &sc->rl_tag);
 888
 889         if (error) {
 890                 device_printf(dev, "can't create RX tag\n");
 891                 goto fail;
 892         }
 893
 894         /*
 895          * Now allocate a chunk of DMA-able memory based on the tag
 896          * we just created.
 897          */
 898         error = bus_dmamem_alloc(sc->rl_tag, (void **)&sc->rl_cdata.rl_rx_buf,
 899                                  BUS_DMA_WAITOK, &sc->rl_cdata.rl_rx_dmamap);
 900
 901         if (error) {
 902                 device_printf(dev, "can't allocate RX memory!\n");
 903                 error = ENXIO;
 904                 goto fail;
 905         }
 906
 907         /* Leave a few bytes before the start of the RX ring buffer. */
 908         sc->rl_cdata.rl_rx_buf_ptr = sc->rl_cdata.rl_rx_buf;
 909         sc->rl_cdata.rl_rx_buf += sizeof(u_int64_t);
 910
 911         /* Do MII setup */
 912         if (mii_phy_probe(dev, &sc->rl_miibus, rl_ifmedia_upd,
 913                           rl_ifmedia_sts)) {
 914                 device_printf(dev, "MII without any phy!\n");
 915                 error = ENXIO;
 916                 goto fail;
 917         }
 918
 919         ifp = &sc->arpcom.ac_if;
 920         ifp->if_softc = sc;
 921         if_initname(ifp, device_get_name(dev), device_get_unit(dev));
 922         ifp->if_mtu = ETHERMTU;
 923         ifp->if_flags = IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST;
 924         ifp->if_ioctl = rl_ioctl;
 925         ifp->if_start = rl_start;
 926         ifp->if_watchdog = rl_watchdog;
 927         ifp->if_init = rl_init;
 928         ifp->if_baudrate = 10000000;
 929         ifp->if_capabilities = IFCAP_VLAN_MTU;
 930 #ifdef DEVICE_POLLING
 931         ifp->if_poll = rl_poll;
 932 #endif
 933         ifq_set_maxlen(&ifp->if_snd, IFQ_MAXLEN);
 934         ifq_set_ready(&ifp->if_snd);
 935
 936         /*
 937          * Call MI attach routine.
 938          */
 939         ether_ifattach(ifp, eaddr);
 940
 941         error = bus_setup_intr(dev, sc->rl_irq, INTR_TYPE_NET, rl_intr,
 942                                sc, &sc->rl_intrhand, NULL);
 943
 944         if (error) {
 945                 device_printf(dev, "couldn't set up irq\n");
 946                 ether_ifdetach(ifp);
 947                 goto fail;
 948         }
 949
 950         return(0);
 951
 952 fail:
 953         rl_detach(dev);
 954         return(error);
 955 }
 956
 957 static int
 958 rl_detach(device_t dev)
 959 {
 960         struct rl_softc *sc;
 961         struct ifnet *ifp;
 962
 963         sc = device_get_softc(dev);
 964         ifp = &sc->arpcom.ac_if;
 965
 966         crit_enter();
 967
 968         if (device_is_attached(dev)) {
 969                 rl_stop(sc);
 970                 ether_ifdetach(ifp);
 971         }
 972
 973         if (sc->rl_miibus)
 974                 device_delete_child(dev, sc->rl_miibus);
 975         bus_generic_detach(dev);
 976
 977         if (sc->rl_intrhand)
 978                 bus_teardown_intr(dev, sc->rl_irq, sc->rl_intrhand);
 979
 980         crit_exit();
 981
 982         if (sc->rl_irq)
 983                 bus_release_resource(dev, SYS_RES_IRQ, 0, sc->rl_irq);
 984         if (sc->rl_res)
 985                 bus_release_resource(dev, RL_RES, RL_RID, sc->rl_res);
 986
 987         if (sc->rl_cdata.rl_rx_buf) {
 988                 bus_dmamap_unload(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap);
 989                 bus_dmamem_free(sc->rl_tag, sc->rl_cdata.rl_rx_buf,
 990                                 sc->rl_cdata.rl_rx_dmamap);
 991         }
 992         if (sc->rl_tag)
 993                 bus_dma_tag_destroy(sc->rl_tag);
 994         if (sc->rl_parent_tag)
 995                 bus_dma_tag_destroy(sc->rl_parent_tag);
 996
 997         return(0);
 998 }
 999
1000 /*
1001  * Initialize the transmit descriptors.
1002  */
1003 static void
1004 rl_list_tx_init(struct rl_softc *sc)
1005 {
1006         struct rl_chain_data *cd;
1007         int i;
1008
1009         cd = &sc->rl_cdata;
1010         for (i = 0; i < RL_TX_LIST_CNT; i++) {
1011                 cd->rl_tx_chain[i] = NULL;
1012                 CSR_WRITE_4(sc,
1013                     RL_TXADDR0 + (i * sizeof(uint32_t)), 0x0000000);
1014         }
1015
1016         sc->rl_cdata.cur_tx = 0;
1017         sc->rl_cdata.last_tx = 0;
1018 }
1019
1020 /*
1021  * A frame has been uploaded: pass the resulting mbuf chain up to
1022  * the higher level protocols.
1023  *
1024  * You know there's something wrong with a PCI bus-master chip design
1025  * when you have to use m_devget().
1026  *
1027  * The receive operation is badly documented in the datasheet, so I'll
1028  * attempt to document it here. The driver provides a buffer area and
1029  * places its base address in the RX buffer start address register.
1030  * The chip then begins copying frames into the RX buffer. Each frame
1031  * is preceded by a 32-bit RX status word which specifies the length
1032  * of the frame and certain other status bits. Each frame (starting with
1033  * the status word) is also 32-bit aligned. The frame length is in the
1034  * first 16 bits of the status word; the lower 15 bits correspond with
1035  * the 'rx status register' mentioned in the datasheet.
1036  *
1037  * Note: to make the Alpha happy, the frame payload needs to be aligned
1038  * on a 32-bit boundary. To achieve this, we cheat a bit by copying from
1039  * the ring buffer starting at an address two bytes before the actual
1040  * data location. We can then shave off the first two bytes using m_adj().
1041  * The reason we do this is because m_devget() doesn't let us specify an
1042  * offset into the mbuf storage space, so we have to artificially create
1043  * one. The ring is allocated in such a way that there are a few unused
1044  * bytes of space preceecing it so that it will be safe for us to do the
1045  * 2-byte backstep even if reading from the ring at offset 0.
1046  */
1047 static void
1048 rl_rxeof(struct rl_softc *sc)
1049 {
1050         struct mbuf *m;
1051         struct ifnet *ifp;
1052         int total_len = 0;
1053         uint32_t rxstat;
1054         caddr_t rxbufpos;
1055         int wrap = 0;
1056         uint16_t cur_rx, limit, max_bytes, rx_bytes = 0;
1057
1058         ifp = &sc->arpcom.ac_if;
1059
1060         bus_dmamap_sync(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1061                         BUS_DMASYNC_POSTREAD);
1062
1063         cur_rx = (CSR_READ_2(sc, RL_CURRXADDR) + 16) % RL_RXBUFLEN;
1064
1065         /* Do not try to read past this point. */
1066         limit = CSR_READ_2(sc, RL_CURRXBUF) % RL_RXBUFLEN;
1067
1068         if (limit < cur_rx)
1069                 max_bytes = (RL_RXBUFLEN - cur_rx) + limit;
1070         else
1071                 max_bytes = limit - cur_rx;
1072
1073         while((CSR_READ_1(sc, RL_COMMAND) & RL_CMD_EMPTY_RXBUF) == 0) {
1074 #ifdef DEVICE_POLLING
1075                 if (ifp->if_flags & IFF_POLLING) {
1076                         if (sc->rxcycles <= 0)
1077                                 break;
1078                         sc->rxcycles--;
1079                 }
1080 #endif /* DEVICE_POLLING */
1081                 rxbufpos = sc->rl_cdata.rl_rx_buf + cur_rx;
1082                 rxstat = le32toh(*(uint32_t *)rxbufpos);
1083
1084                 /*
1085                  * Here's a totally undocumented fact for you. When the
1086                  * RealTek chip is in the process of copying a packet into
1087                  * RAM for you, the length will be 0xfff0. If you spot a
1088                  * packet header with this value, you need to stop. The
1089                  * datasheet makes absolutely no mention of this and
1090                  * RealTek should be shot for this.
1091                  */
1092                 if ((uint16_t)(rxstat >> 16) == RL_RXSTAT_UNFINISHED)
1093                         break;
1094
1095                 if ((rxstat & RL_RXSTAT_RXOK) == 0) {
1096                         ifp->if_ierrors++;
1097                         rl_init(sc);
1098                         return;
1099                 }
1100
1101                 /* No errors; receive the packet. */
1102                 total_len = rxstat >> 16;
1103                 rx_bytes += total_len + 4;
1104
1105                 /*
1106                  * XXX The RealTek chip includes the CRC with every
1107                  * received frame, and there's no way to turn this
1108                  * behavior off (at least, I can't find anything in
1109                  * the manual that explains how to do it) so we have
1110                  * to trim off the CRC manually.
1111                  */
1112                 total_len -= ETHER_CRC_LEN;
1113
1114                 /*
1115                  * Avoid trying to read more bytes than we know
1116                  * the chip has prepared for us.
1117                  */
1118                 if (rx_bytes > max_bytes)
1119                         break;
1120
1121                 rxbufpos = sc->rl_cdata.rl_rx_buf +
1122                         ((cur_rx + sizeof(uint32_t)) % RL_RXBUFLEN);
1123
1124                 if (rxbufpos == (sc->rl_cdata.rl_rx_buf + RL_RXBUFLEN))
1125                         rxbufpos = sc->rl_cdata.rl_rx_buf;
1126
1127                 wrap = (sc->rl_cdata.rl_rx_buf + RL_RXBUFLEN) - rxbufpos;
1128
1129                 if (total_len > wrap) {
1130                         /*
1131                          * Fool m_devget() into thinking we want to copy
1132                          * the whole buffer so we don't end up fragmenting
1133                          * the data.
1134                          */
1135                         m = m_devget(rxbufpos - RL_ETHER_ALIGN,
1136                             total_len + RL_ETHER_ALIGN, 0, ifp, NULL);
1137                         if (m == NULL) {
1138                                 ifp->if_ierrors++;
1139                         } else {
1140                                 m_adj(m, RL_ETHER_ALIGN);
1141                                 m_copyback(m, wrap, total_len - wrap,
1142                                         sc->rl_cdata.rl_rx_buf);
1143                         }
1144                         cur_rx = (total_len - wrap + ETHER_CRC_LEN);
1145                 } else {
1146                         m = m_devget(rxbufpos - RL_ETHER_ALIGN,
1147                             total_len + RL_ETHER_ALIGN, 0, ifp, NULL);
1148                         if (m == NULL) {
1149                                 ifp->if_ierrors++;
1150                         } else
1151                                 m_adj(m, RL_ETHER_ALIGN);
1152                         cur_rx += total_len + 4 + ETHER_CRC_LEN;
1153                 }
1154
1155                 /*
1156                  * Round up to 32-bit boundary.
1157                  */
1158                 cur_rx = (cur_rx + 3) & ~3;
1159                 CSR_WRITE_2(sc, RL_CURRXADDR, cur_rx - 16);
1160
1161                 if (m == NULL)
1162                         continue;
1163
1164                 ifp->if_ipackets++;
1165
1166                 (*ifp->if_input)(ifp, m);
1167         }
1168 }
1169
1170 /*
1171  * A frame was downloaded to the chip. It's safe for us to clean up
1172  * the list buffers.
1173  */
1174 static void
1175 rl_txeof(struct rl_softc *sc)
1176 {
1177         struct ifnet *ifp;
1178         uint32_t txstat;
1179
1180         ifp = &sc->arpcom.ac_if;
1181
1182         /*
1183          * Go through our tx list and free mbufs for those
1184          * frames that have been uploaded.
1185          */
1186         do {
1187                 if (RL_LAST_TXMBUF(sc) == NULL)
1188                         break;
1189                 txstat = CSR_READ_4(sc, RL_LAST_TXSTAT(sc));
1190                 if ((txstat & (RL_TXSTAT_TX_OK | RL_TXSTAT_TX_UNDERRUN |
1191                                RL_TXSTAT_TXABRT)) == 0)
1192                         break;
1193
1194                 ifp->if_collisions += (txstat & RL_TXSTAT_COLLCNT) >> 24;
1195
1196                 bus_dmamap_unload(sc->rl_tag, RL_LAST_DMAMAP(sc));
1197                 bus_dmamap_destroy(sc->rl_tag, RL_LAST_DMAMAP(sc));
1198                 m_freem(RL_LAST_TXMBUF(sc));
1199                 RL_LAST_TXMBUF(sc) = NULL;
1200                 RL_INC(sc->rl_cdata.last_tx);
1201
1202                 if (txstat & RL_TXSTAT_TX_UNDERRUN) {
1203                         sc->rl_txthresh += 32;
1204                         if (sc->rl_txthresh > RL_TX_THRESH_MAX)
1205                                 sc->rl_txthresh = RL_TX_THRESH_MAX;
1206                 }
1207
1208                 if (txstat & RL_TXSTAT_TX_OK) {
1209                         ifp->if_opackets++;
1210                 } else {
1211                         ifp->if_oerrors++;
1212                         if (txstat & (RL_TXSTAT_TXABRT | RL_TXSTAT_OUTOFWIN))
1213                                 CSR_WRITE_4(sc, RL_TXCFG, RL_TXCFG_CONFIG);
1214                 }
1215                 ifp->if_flags &= ~IFF_OACTIVE;
1216         } while (sc->rl_cdata.last_tx != sc->rl_cdata.cur_tx);
1217
1218         if (RL_LAST_TXMBUF(sc) == NULL)
1219                 ifp->if_timer = 0;
1220         else if (ifp->if_timer == 0)
1221                 ifp->if_timer = 5;
1222 }
1223
1224 static void
1225 rl_tick(void *xsc)
1226 {
1227         struct rl_softc *sc = xsc;
1228         struct mii_data *mii;
1229
1230         crit_enter();
1231
1232         mii = device_get_softc(sc->rl_miibus);
1233         mii_tick(mii);
1234
1235         callout_reset(&sc->rl_stat_timer, hz, rl_tick, sc);
1236
1237         crit_exit();
1238 }
1239
1240 #ifdef DEVICE_POLLING
1241
1242 static void
1243 rl_poll(struct ifnet *ifp, enum poll_cmd cmd, int count)
1244 {
1245         struct rl_softc *sc = ifp->if_softc;
1246
1247         switch(cmd) {
1248         case POLL_REGISTER:
1249                 /* disable interrupts */
1250                 CSR_WRITE_2(sc, RL_IMR, 0x0000);
1251                 break;
1252         case POLL_DEREGISTER:
1253                 /* enable interrupts */
1254                 CSR_WRITE_2(sc, RL_IMR, RL_INTRS);
1255                 break;
1256         default:
1257                 sc->rxcycles = count;
1258                 rl_rxeof(sc);
1259                 rl_txeof(sc);
1260                 if (!ifq_is_empty(&ifp->if_snd))
1261                         rl_start(ifp);
1262
1263                 if (cmd == POLL_AND_CHECK_STATUS) { /* also check status register */
1264                         uint16_t status;
1265
1266                         status = CSR_READ_2(sc, RL_ISR);
1267                         if (status == 0xffff)
1268                                 return;
1269                         if (status)
1270                                 CSR_WRITE_2(sc, RL_ISR, status);
1271
1272                         /*
1273                          * XXX check behaviour on receiver stalls.
1274                          */
1275
1276                         if (status & RL_ISR_SYSTEM_ERR) {
1277                                 rl_reset(sc);
1278                                 rl_init(sc);
1279                         }
1280                 }
1281                 break;
1282         }
1283 }
1284 #endif /* DEVICE_POLLING */
1285
1286 static void
1287 rl_intr(void *arg)
1288 {
1289         struct rl_softc *sc;
1290         struct ifnet *ifp;
1291         uint16_t status;
1292
1293         sc = arg;
1294
1295         if (sc->suspended)
1296                 return;
1297
1298         ifp = &sc->arpcom.ac_if;
1299
1300         for (;;) {
1301                 status = CSR_READ_2(sc, RL_ISR);
1302                 /* If the card has gone away, the read returns 0xffff. */
1303                 if (status == 0xffff)
1304                         break;
1305
1306                 if (status != 0)
1307                         CSR_WRITE_2(sc, RL_ISR, status);
1308
1309                 if ((status & RL_INTRS) == 0)
1310                         break;
1311
1312                 if (status & RL_ISR_RX_OK)
1313                         rl_rxeof(sc);
1314
1315                 if (status & RL_ISR_RX_ERR)
1316                         rl_rxeof(sc);
1317
1318                 if ((status & RL_ISR_TX_OK) || (status & RL_ISR_TX_ERR))
1319                         rl_txeof(sc);
1320
1321                 if (status & RL_ISR_SYSTEM_ERR) {
1322                         rl_reset(sc);
1323                         rl_init(sc);
1324                 }
1325
1326         }
1327
1328         if (!ifq_is_empty(&ifp->if_snd))
1329                 rl_start(ifp);
1330 }
1331
1332 /*
1333  * Encapsulate an mbuf chain in a descriptor by coupling the mbuf data
1334  * pointers to the fragment pointers.
1335  */
1336 static int
1337 rl_encap(struct rl_softc *sc, struct mbuf *m_head)
1338 {
1339         struct mbuf *m_new = NULL;
1340
1341         /*
1342          * The RealTek is brain damaged and wants longword-aligned
1343          * TX buffers, plus we can only have one fragment buffer
1344          * per packet. We have to copy pretty much all the time.
1345          */
1346         m_new = m_defrag(m_head, MB_DONTWAIT);
1347
1348         if (m_new == NULL) {
1349                 m_freem(m_head);
1350                 return(1);
1351         }
1352         m_head = m_new;
1353
1354         /* Pad frames to at least 60 bytes. */
1355         if (m_head->m_pkthdr.len < RL_MIN_FRAMELEN) {
1356                 /*
1357                  * Make security concious people happy: zero out the
1358                  * bytes in the pad area, since we don't know what
1359                  * this mbuf cluster buffer's previous user might
1360                  * have left in it.
1361                  */
1362                 bzero(mtod(m_head, char *) + m_head->m_pkthdr.len,
1363                      RL_MIN_FRAMELEN - m_head->m_pkthdr.len);
1364                 m_head->m_pkthdr.len +=
1365                     (RL_MIN_FRAMELEN - m_head->m_pkthdr.len);
1366                 m_head->m_len = m_head->m_pkthdr.len;
1367         }
1368
1369         RL_CUR_TXMBUF(sc) = m_head;
1370
1371         return(0);
1372 }
1373
1374 /*
1375  * Main transmit routine.
1376  */
1377
1378 static void
1379 rl_start(struct ifnet *ifp)
1380 {
1381         struct rl_softc *sc;
1382         struct mbuf *m_head = NULL;
1383
1384         sc = ifp->if_softc;
1385
1386         while(RL_CUR_TXMBUF(sc) == NULL) {
1387                 m_head = ifq_dequeue(&ifp->if_snd);
1388                 if (m_head == NULL)
1389                         break;
1390
1391                 if (rl_encap(sc, m_head))
1392                         break;
1393
1394                 /*
1395                  * If there's a BPF listener, bounce a copy of this frame
1396                  * to him.
1397                  */
1398                 BPF_MTAP(ifp, RL_CUR_TXMBUF(sc));
1399
1400                 /*
1401                  * Transmit the frame.
1402                  */
1403                 bus_dmamap_create(sc->rl_tag, 0, &RL_CUR_DMAMAP(sc));
1404                 bus_dmamap_load(sc->rl_tag, RL_CUR_DMAMAP(sc),
1405                                 mtod(RL_CUR_TXMBUF(sc), void *),
1406                                 RL_CUR_TXMBUF(sc)->m_pkthdr.len,
1407                                 rl_dma_map_txbuf, sc, 0);
1408                 bus_dmamap_sync(sc->rl_tag, RL_CUR_DMAMAP(sc),
1409                                 BUS_DMASYNC_PREREAD);
1410                 CSR_WRITE_4(sc, RL_CUR_TXSTAT(sc),
1411                     RL_TXTHRESH(sc->rl_txthresh) |
1412                     RL_CUR_TXMBUF(sc)->m_pkthdr.len);
1413
1414                 RL_INC(sc->rl_cdata.cur_tx);
1415
1416                 /*
1417                  * Set a timeout in case the chip goes out to lunch.
1418                  */
1419                 ifp->if_timer = 5;
1420         }
1421
1422         /*
1423          * We broke out of the loop because all our TX slots are
1424          * full. Mark the NIC as busy until it drains some of the
1425          * packets from the queue.
1426          */
1427         if (RL_CUR_TXMBUF(sc) != NULL)
1428                 ifp->if_flags |= IFF_OACTIVE;
1429 }
1430
1431 static void
1432 rl_init(void *xsc)
1433 {
1434         struct rl_softc *sc = xsc;
1435         struct ifnet *ifp = &sc->arpcom.ac_if;
1436         struct mii_data *mii;
1437         uint32_t rxcfg = 0;
1438
1439         crit_enter();
1440
1441         mii = device_get_softc(sc->rl_miibus);
1442
1443         /*
1444          * Cancel pending I/O and free all RX/TX buffers.
1445          */
1446         rl_stop(sc);
1447
1448         /*
1449          * Init our MAC address.  Even though the chipset documentation
1450          * doesn't mention it, we need to enter "Config register write enable"
1451          * mode to modify the ID registers.
1452          */
1453         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_WRITECFG);
1454         CSR_WRITE_STREAM_4(sc, RL_IDR0,
1455                            *(uint32_t *)(&sc->arpcom.ac_enaddr[0]));
1456         CSR_WRITE_STREAM_4(sc, RL_IDR4,
1457                            *(uint32_t *)(&sc->arpcom.ac_enaddr[4]));
1458         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_OFF);
1459
1460         /* Init the RX buffer pointer register. */
1461         bus_dmamap_load(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1462                         sc->rl_cdata.rl_rx_buf, RL_RXBUFLEN, rl_dma_map_rxbuf,
1463                         sc, 0);
1464         bus_dmamap_sync(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1465                         BUS_DMASYNC_PREWRITE);
1466
1467         /* Init TX descriptors. */
1468         rl_list_tx_init(sc);
1469
1470         /*
1471          * Enable transmit and receive.
1472          */
1473         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_TX_ENB|RL_CMD_RX_ENB);
1474
1475         /*
1476          * Set the initial TX and RX configuration.
1477          */
1478         CSR_WRITE_4(sc, RL_TXCFG, RL_TXCFG_CONFIG);
1479         CSR_WRITE_4(sc, RL_RXCFG, RL_RXCFG_CONFIG);
1480
1481         /* Set the individual bit to receive frames for this host only. */
1482         rxcfg = CSR_READ_4(sc, RL_RXCFG);
1483         rxcfg |= RL_RXCFG_RX_INDIV;
1484
1485         /* If we want promiscuous mode, set the allframes bit. */
1486         if (ifp->if_flags & IFF_PROMISC) {
1487                 rxcfg |= RL_RXCFG_RX_ALLPHYS;
1488                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1489         } else {
1490                 rxcfg &= ~RL_RXCFG_RX_ALLPHYS;
1491                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1492         }
1493
1494         /*
1495          * Set capture broadcast bit to capture broadcast frames.
1496          */
1497         if (ifp->if_flags & IFF_BROADCAST) {
1498                 rxcfg |= RL_RXCFG_RX_BROAD;
1499                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1500         } else {
1501                 rxcfg &= ~RL_RXCFG_RX_BROAD;
1502                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1503         }
1504
1505         /*
1506          * Program the multicast filter, if necessary.
1507          */
1508         rl_setmulti(sc);
1509
1510 #ifdef DEVICE_POLLING
1511         /*
1512          * Only enable interrupts if we are polling, keep them off otherwise.
1513          */
1514         if (ifp->if_flags & IFF_POLLING)
1515                 CSR_WRITE_2(sc, RL_IMR, 0);
1516         else
1517 #endif /* DEVICE_POLLING */
1518         /*
1519          * Enable interrupts.
1520          */
1521         CSR_WRITE_2(sc, RL_IMR, RL_INTRS);
1522
1523         /* Set initial TX threshold */
1524         sc->rl_txthresh = RL_TX_THRESH_INIT;
1525
1526         /* Start RX/TX process. */
1527         CSR_WRITE_4(sc, RL_MISSEDPKT, 0);
1528
1529         /* Enable receiver and transmitter. */
1530         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_TX_ENB|RL_CMD_RX_ENB);
1531
1532         mii_mediachg(mii);
1533
1534         CSR_WRITE_1(sc, RL_CFG1, RL_CFG1_DRVLOAD|RL_CFG1_FULLDUPLEX);
1535
1536         ifp->if_flags |= IFF_RUNNING;
1537         ifp->if_flags &= ~IFF_OACTIVE;
1538
1539         callout_reset(&sc->rl_stat_timer, hz, rl_tick, sc);
1540
1541         crit_exit();
1542 }
1543
1544 /*
1545  * Set media options.
1546  */
1547 static int
1548 rl_ifmedia_upd(struct ifnet *ifp)
1549 {
1550         struct rl_softc *sc;
1551         struct mii_data *mii;
1552
1553         sc = ifp->if_softc;
1554         mii = device_get_softc(sc->rl_miibus);
1555         mii_mediachg(mii);
1556
1557         return(0);
1558 }
1559
1560 /*
1561  * Report current media status.
1562  */
1563 static void
1564 rl_ifmedia_sts(struct ifnet *ifp, struct ifmediareq *ifmr)
1565 {
1566         struct rl_softc *sc = ifp->if_softc;
1567         struct mii_data *mii = device_get_softc(sc->rl_miibus);
1568
1569         mii_pollstat(mii);
1570         ifmr->ifm_active = mii->mii_media_active;
1571         ifmr->ifm_status = mii->mii_media_status;
1572 }
1573
1574 static int
1575 rl_ioctl(struct ifnet *ifp, u_long command, caddr_t data, struct ucred *cr)
1576 {
1577         struct rl_softc *sc = ifp->if_softc;
1578         struct ifreq *ifr = (struct ifreq *) data;
1579         struct mii_data *mii;
1580         int error = 0;
1581
1582         crit_enter();
1583
1584         switch (command) {
1585         case SIOCSIFFLAGS:
1586                 if (ifp->if_flags & IFF_UP) {
1587                         rl_init(sc);
1588                 } else {
1589                         if (ifp->if_flags & IFF_RUNNING)
1590                                 rl_stop(sc);
1591                 }
1592                 error = 0;
1593                 break;
1594         case SIOCADDMULTI:
1595         case SIOCDELMULTI:
1596                 rl_setmulti(sc);
1597                 error = 0;
1598                 break;
1599         case SIOCGIFMEDIA:
1600         case SIOCSIFMEDIA:
1601                 mii = device_get_softc(sc->rl_miibus);
1602                 error = ifmedia_ioctl(ifp, ifr, &mii->mii_media, command);
1603                 break;
1604         case SIOCSIFCAP:
1605                 break;
1606         default:
1607                 error = ether_ioctl(ifp, command, data);
1608                 break;
1609         }
1610
1611         crit_exit();
1612
1613         return(error);
1614 }
1615
1616 static void
1617 rl_watchdog(struct ifnet *ifp)
1618 {
1619         struct rl_softc *sc = ifp->if_softc;
1620
1621         device_printf(sc->rl_dev, "watchdog timeout\n");
1622
1623         crit_enter();
1624
1625         ifp->if_oerrors++;
1626
1627         rl_txeof(sc);
1628         rl_rxeof(sc);
1629         rl_init(sc);
1630
1631         crit_exit();
1632 }
1633
1634 /*
1635  * Stop the adapter and free any mbufs allocated to the
1636  * RX and TX lists.
1637  */
1638 static void
1639 rl_stop(struct rl_softc *sc)
1640 {
1641         struct ifnet *ifp = &sc->arpcom.ac_if;
1642         int i;
1643
1644         ifp->if_timer = 0;
1645
1646         callout_stop(&sc->rl_stat_timer);
1647         ifp->if_flags &= ~(IFF_RUNNING | IFF_OACTIVE);
1648
1649         CSR_WRITE_1(sc, RL_COMMAND, 0x00);
1650         CSR_WRITE_2(sc, RL_IMR, 0x0000);
1651         bus_dmamap_unload(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap);
1652
1653         /*
1654          * Free the TX list buffers.
1655          */
1656         for (i = 0; i < RL_TX_LIST_CNT; i++) {
1657                 if (sc->rl_cdata.rl_tx_chain[i] != NULL) {
1658                         bus_dmamap_unload(sc->rl_tag,
1659                                           sc->rl_cdata.rl_tx_dmamap[i]);
1660                         bus_dmamap_destroy(sc->rl_tag,
1661                                            sc->rl_cdata.rl_tx_dmamap[i]);
1662                         m_freem(sc->rl_cdata.rl_tx_chain[i]);
1663                         sc->rl_cdata.rl_tx_chain[i] = NULL;
1664                         CSR_WRITE_4(sc, RL_TXADDR0 + (i * sizeof(uint32_t)),
1665                                     0x0000000);
1666                 }
1667         }
1668 }
1669
1670 /*
1671  * Stop all chip I/O so that the kernel's probe routines don't
1672  * get confused by errant DMAs when rebooting.
1673  */
1674 static void
1675 rl_shutdown(device_t dev)
1676 {
1677         struct rl_softc *sc;
1678
1679         sc = device_get_softc(dev);
1680
1681         rl_stop(sc);
1682 }
1683
1684 /*
1685  * Device suspend routine.  Stop the interface and save some PCI
1686  * settings in case the BIOS doesn't restore them properly on
1687  * resume.
1688  */
1689 static int
1690 rl_suspend(device_t dev)
1691 {
1692         struct rl_softc *sc = device_get_softc(dev);
1693         int i;
1694
1695         rl_stop(sc);
1696
1697         for (i = 0; i < 5; i++)
1698                 sc->saved_maps[i] = pci_read_config(dev, PCIR_BAR(i), 4);
1699         sc->saved_biosaddr = pci_read_config(dev, PCIR_BIOS, 4);
1700         sc->saved_intline = pci_read_config(dev, PCIR_INTLINE, 1);
1701         sc->saved_cachelnsz = pci_read_config(dev, PCIR_CACHELNSZ, 1);
1702         sc->saved_lattimer = pci_read_config(dev, PCIR_LATTIMER, 1);
1703
1704         sc->suspended = 1;
1705
1706         return (0);
1707 }
1708
1709 /*
1710  * Device resume routine.  Restore some PCI settings in case the BIOS
1711  * doesn't, re-enable busmastering, and restart the interface if
1712  * appropriate.
1713  */
1714 static int rl_resume(device_t dev)
1715 {
1716         struct rl_softc *sc = device_get_softc(dev);
1717         struct ifnet *ifp = &sc->arpcom.ac_if;
1718         int             i;
1719
1720         /* better way to do this? */
1721         for (i = 0; i < 5; i++)
1722                 pci_write_config(dev, PCIR_BAR(i), sc->saved_maps[i], 4);
1723         pci_write_config(dev, PCIR_BIOS, sc->saved_biosaddr, 4);
1724         pci_write_config(dev, PCIR_INTLINE, sc->saved_intline, 1);
1725         pci_write_config(dev, PCIR_CACHELNSZ, sc->saved_cachelnsz, 1);
1726         pci_write_config(dev, PCIR_LATTIMER, sc->saved_lattimer, 1);
1727
1728         /* reenable busmastering */
1729         pci_enable_busmaster(dev);
1730         pci_enable_io(dev, RL_RES);
1731
1732         /* reinitialize interface if necessary */
1733         if (ifp->if_flags & IFF_UP)
1734                 rl_init(sc);
1735
1736         sc->suspended = 0;
1737
1738         return (0);
1739 }