cad/verilog-current/DESCR

   1 Icarus Verilog is a Verilog simulation and synthesis tool. It operates as a
   2 compiler, compiling source code writen in Verilog (IEEE-1364) into some target
   3 format. For batch simulation, the compiler can generate C++ code that is
   4 compiled and linked with a run time library (called "vvm") then executed as
   5 a command to run the simulation. For synthesis, the compiler generates
   6 netlists in the desired format.
   7
   8 The compiler proper is intended to parse and elaborate design descriptions
   9 written to the IEEE standard IEEE Std 1364-1995. This is a fairly large and
  10 complex standard, so it will take some time for it to get there, but that's
  11 the goal. I'll be tracking the upcoming IEEE Std 1364-1999 revision as well,
  12 and some -1999 features will creep in.
  13
  14 Please note that this package is a development snapshot and while it contains
  15 the latest and greatest features, it may be buggy as well.  There is a separate
  16 verilog package which is made of the stable releases.