sys/platform/pc32/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/cputypes.h>
  36 #include <machine/md_var.h>
  37 #include <machine/pmap.h>
  38 #include <machine_base/apic/lapic.h>
  39 #include <machine_base/apic/ioapic.h>
  40 #include <machine_base/apic/ioapic_abi.h>
  41 #include <machine/segments.h>
  42 #include <sys/thread2.h>
  43
  44 #include <machine/intr_machdep.h>
  45
  46 extern int naps;
  47
  48 volatile lapic_t        *lapic;
  49
  50 static void     lapic_timer_calibrate(void);
  51 static void     lapic_timer_set_divisor(int);
  52 static void     lapic_timer_fixup_handler(void *);
  53 static void     lapic_timer_restart_handler(void *);
  54
  55 void            lapic_timer_process(void);
  56 void            lapic_timer_process_frame(struct intrframe *);
  57
  58 static int      lapic_timer_enable = 1;
  59 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  60
  61 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  62 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  63 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  64 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  65
  66 static struct cputimer_intr lapic_cputimer_intr = {
  67         .freq = 0,
  68         .reload = lapic_timer_intr_reload,
  69         .enable = lapic_timer_intr_enable,
  70         .config = cputimer_intr_default_config,
  71         .restart = lapic_timer_intr_restart,
  72         .pmfixup = lapic_timer_intr_pmfixup,
  73         .initclock = cputimer_intr_default_initclock,
  74         .next = SLIST_ENTRY_INITIALIZER,
  75         .name = "lapic",
  76         .type = CPUTIMER_INTR_LAPIC,
  77         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  78         .caps = CPUTIMER_INTR_CAP_NONE
  79 };
  80
  81 static int              lapic_timer_divisor_idx = -1;
  82 static const uint32_t   lapic_timer_divisors[] = {
  83         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  84         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  85 };
  86 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  87
  88 /*
  89  * APIC ID <-> CPU ID mapping structures.
  90  */
  91 int     cpu_id_to_apic_id[NAPICID];
  92 int     apic_id_to_cpu_id[NAPICID];
  93
  94 /*
  95  * Enable LAPIC, configure interrupts.
  96  */
  97 void
  98 lapic_init(boolean_t bsp)
  99 {
 100         uint32_t timer;
 101         u_int   temp;
 102
 103         /*
 104          * Install vectors
 105          *
 106          * Since IDT is shared between BSP and APs, these vectors
 107          * only need to be installed once; we do it on BSP.
 108          */
 109         if (bsp) {
 110                 /* Install a 'Spurious INTerrupt' vector */
 111                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 112                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 113
 114                 /* Install an inter-CPU IPI for TLB invalidation */
 115                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 116                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 117
 118                 /* Install an inter-CPU IPI for IPIQ messaging */
 119                 setidt(XIPIQ_OFFSET, Xipiq,
 120                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 121
 122                 /* Install a timer vector */
 123                 setidt(XTIMER_OFFSET, Xtimer,
 124                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 125
 126                 /* Install an inter-CPU IPI for CPU stop/restart */
 127                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 128                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 129         }
 130
 131         /*
 132          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 133          * aggregate interrupt input from the 8259.  The INTA cycle
 134          * will be routed to the external controller (the 8259) which
 135          * is expected to supply the vector.
 136          *
 137          * Must be setup edge triggered, active high.
 138          *
 139          * Disable LINT0 on BSP, if I/O APIC is enabled.
 140          *
 141          * Disable LINT0 on the APs.  It doesn't matter what delivery
 142          * mode we use because we leave it masked.
 143          */
 144         temp = lapic->lvt_lint0;
 145         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 146                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 147         if (bsp) {
 148                 temp |= APIC_LVT_DM_EXTINT;
 149                 if (ioapic_enable)
 150                         temp |= APIC_LVT_MASKED;
 151         } else {
 152                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 153         }
 154         lapic->lvt_lint0 = temp;
 155
 156         /*
 157          * Setup LINT1 as NMI.
 158          *
 159          * Must be setup edge trigger, active high.
 160          *
 161          * Enable LINT1 on BSP, if I/O APIC is enabled.
 162          *
 163          * Disable LINT1 on the APs.
 164          */
 165         temp = lapic->lvt_lint1;
 166         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 167                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 168         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 169         if (bsp && ioapic_enable)
 170                 temp &= ~APIC_LVT_MASKED;
 171         lapic->lvt_lint1 = temp;
 172
 173         /*
 174          * Mask the LAPIC error interrupt, LAPIC performance counter
 175          * interrupt.
 176          */
 177         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 178         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 179
 180         /*
 181          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 182          */
 183         timer = lapic->lvt_timer;
 184         timer &= ~APIC_LVTT_VECTOR;
 185         timer |= XTIMER_OFFSET;
 186         timer |= APIC_LVTT_MASKED;
 187         lapic->lvt_timer = timer;
 188
 189         /*
 190          * Set the Task Priority Register as needed.   At the moment allow
 191          * interrupts on all cpus (the APs will remain CLId until they are
 192          * ready to deal).
 193          */
 194         temp = lapic->tpr;
 195         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 196         lapic->tpr = temp;
 197
 198         /*
 199          * Enable the LAPIC
 200          */
 201         temp = lapic->svr;
 202         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 203         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 204
 205         /*
 206          * Set the spurious interrupt vector.  The low 4 bits of the vector
 207          * must be 1111.
 208          */
 209         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 210                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 211         temp &= ~APIC_SVR_VECTOR;
 212         temp |= XSPURIOUSINT_OFFSET;
 213
 214         lapic->svr = temp;
 215
 216         /*
 217          * Pump out a few EOIs to clean out interrupts that got through
 218          * before we were able to set the TPR.
 219          */
 220         lapic->eoi = 0;
 221         lapic->eoi = 0;
 222         lapic->eoi = 0;
 223
 224         if (bsp) {
 225                 lapic_timer_calibrate();
 226                 if (lapic_timer_enable) {
 227                         cputimer_intr_register(&lapic_cputimer_intr);
 228                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 229                 }
 230         } else {
 231                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 232         }
 233
 234         if (bootverbose)
 235                 apic_dump("apic_initialize()");
 236 }
 237
 238 static void
 239 lapic_timer_set_divisor(int divisor_idx)
 240 {
 241         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 242         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 243 }
 244
 245 static void
 246 lapic_timer_oneshot(u_int count)
 247 {
 248         uint32_t value;
 249
 250         value = lapic->lvt_timer;
 251         value &= ~APIC_LVTT_PERIODIC;
 252         lapic->lvt_timer = value;
 253         lapic->icr_timer = count;
 254 }
 255
 256 static void
 257 lapic_timer_oneshot_quick(u_int count)
 258 {
 259         lapic->icr_timer = count;
 260 }
 261
 262 static void
 263 lapic_timer_calibrate(void)
 264 {
 265         sysclock_t value;
 266
 267         /* Try to calibrate the local APIC timer. */
 268         for (lapic_timer_divisor_idx = 0;
 269              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 270              lapic_timer_divisor_idx++) {
 271                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 272                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 273                 DELAY(2000000);
 274                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 275                 if (value != APIC_TIMER_MAX_COUNT)
 276                         break;
 277         }
 278         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 279                 panic("lapic: no proper timer divisor?!\n");
 280         lapic_cputimer_intr.freq = value / 2;
 281
 282         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 283                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 284 }
 285
 286 static void
 287 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 288 {
 289         sysclock_t count;
 290
 291         gd->gd_timer_running = 0;
 292
 293         count = sys_cputimer->count();
 294         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 295                 systimer_intr(&count, 0, frame);
 296 }
 297
 298 void
 299 lapic_timer_process(void)
 300 {
 301         lapic_timer_process_oncpu(mycpu, NULL);
 302 }
 303
 304 void
 305 lapic_timer_process_frame(struct intrframe *frame)
 306 {
 307         lapic_timer_process_oncpu(mycpu, frame);
 308 }
 309
 310 static void
 311 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 312 {
 313         struct globaldata *gd = mycpu;
 314
 315         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 316         if (reload < 2)
 317                 reload = 2;
 318
 319         if (gd->gd_timer_running) {
 320                 if (reload < lapic->ccr_timer)
 321                         lapic_timer_oneshot_quick(reload);
 322         } else {
 323                 gd->gd_timer_running = 1;
 324                 lapic_timer_oneshot_quick(reload);
 325         }
 326 }
 327
 328 static void
 329 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 330 {
 331         uint32_t timer;
 332
 333         timer = lapic->lvt_timer;
 334         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 335         lapic->lvt_timer = timer;
 336
 337         lapic_timer_fixup_handler(NULL);
 338 }
 339
 340 static void
 341 lapic_timer_fixup_handler(void *arg)
 342 {
 343         int *started = arg;
 344
 345         if (started != NULL)
 346                 *started = 0;
 347
 348         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 349                 /*
 350                  * Detect the presence of C1E capability mostly on latest
 351                  * dual-cores (or future) k8 family.  This feature renders
 352                  * the local APIC timer dead, so we disable it by reading
 353                  * the Interrupt Pending Message register and clearing both
 354                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 355                  *
 356                  * Reference:
 357                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 358                  *    Family 0Fh Processors"
 359                  *   #32559 revision 3.00
 360                  */
 361                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 362                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 363                         uint64_t msr;
 364
 365                         msr = rdmsr(0xc0010055);
 366                         if (msr & 0x18000000) {
 367                                 struct globaldata *gd = mycpu;
 368
 369                                 kprintf("cpu%d: AMD C1E detected\n",
 370                                         gd->gd_cpuid);
 371                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 372
 373                                 /*
 374                                  * We are kinda stalled;
 375                                  * kick start again.
 376                                  */
 377                                 gd->gd_timer_running = 1;
 378                                 lapic_timer_oneshot_quick(2);
 379
 380                                 if (started != NULL)
 381                                         *started = 1;
 382                         }
 383                 }
 384         }
 385 }
 386
 387 static void
 388 lapic_timer_restart_handler(void *dummy __unused)
 389 {
 390         int started;
 391
 392         lapic_timer_fixup_handler(&started);
 393         if (!started) {
 394                 struct globaldata *gd = mycpu;
 395
 396                 gd->gd_timer_running = 1;
 397                 lapic_timer_oneshot_quick(2);
 398         }
 399 }
 400
 401 /*
 402  * This function is called only by ACPI-CA code currently:
 403  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 404  *   module controls PM.  So once ACPI-CA is attached, we try
 405  *   to apply the fixup to prevent LAPIC timer from hanging.
 406  */
 407 static void
 408 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 409 {
 410         lwkt_send_ipiq_mask(smp_active_mask,
 411                             lapic_timer_fixup_handler, NULL);
 412 }
 413
 414 static void
 415 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 416 {
 417         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 418 }
 419
 420
 421 /*
 422  * dump contents of local APIC registers
 423  */
 424 void
 425 apic_dump(char* str)
 426 {
 427         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 428         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 429                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 430 }
 431
 432 /*
 433  * Inter Processor Interrupt functions.
 434  */
 435
 436 /*
 437  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 438  *
 439  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 440  *  vector is any valid SYSTEM INT vector
 441  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 442  *
 443  * A backlog of requests can create a deadlock between cpus.  To avoid this
 444  * we have to be able to accept IPIs at the same time we are trying to send
 445  * them.  The critical section prevents us from attempting to send additional
 446  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 447  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 448  * to occur but fortunately it does not happen too often.
 449  */
 450 int
 451 apic_ipi(int dest_type, int vector, int delivery_mode)
 452 {
 453         u_long  icr_lo;
 454
 455         crit_enter();
 456         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 457             unsigned int eflags = read_eflags();
 458             cpu_enable_intr();
 459             DEBUG_PUSH_INFO("apic_ipi");
 460             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 461                 lwkt_process_ipiq();
 462             }
 463             DEBUG_POP_INFO();
 464             write_eflags(eflags);
 465         }
 466
 467         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 468                 delivery_mode | vector;
 469         lapic->icr_lo = icr_lo;
 470         crit_exit();
 471         return 0;
 472 }
 473
 474 void
 475 single_apic_ipi(int cpu, int vector, int delivery_mode)
 476 {
 477         u_long  icr_lo;
 478         u_long  icr_hi;
 479
 480         crit_enter();
 481         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 482             unsigned int eflags = read_eflags();
 483             cpu_enable_intr();
 484             DEBUG_PUSH_INFO("single_apic_ipi");
 485             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 486                 lwkt_process_ipiq();
 487             }
 488             DEBUG_POP_INFO();
 489             write_eflags(eflags);
 490         }
 491         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 492         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 493         lapic->icr_hi = icr_hi;
 494
 495         /* build ICR_LOW */
 496         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 497             | APIC_DEST_DESTFLD | delivery_mode | vector;
 498
 499         /* write APIC ICR */
 500         lapic->icr_lo = icr_lo;
 501         crit_exit();
 502 }
 503
 504 #if 0
 505
 506 /*
 507  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 508  *
 509  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 510  * to the target, and the scheduler does not 'poll' for IPI messages.
 511  */
 512 int
 513 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 514 {
 515         u_long  icr_lo;
 516         u_long  icr_hi;
 517
 518         crit_enter();
 519         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 520             crit_exit();
 521             return(0);
 522         }
 523         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 524         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 525         lapic->icr_hi = icr_hi;
 526
 527         /* build IRC_LOW */
 528         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 529             | APIC_DEST_DESTFLD | delivery_mode | vector;
 530
 531         /* write APIC ICR */
 532         lapic->icr_lo = icr_lo;
 533         crit_exit();
 534         return(1);
 535 }
 536
 537 #endif
 538
 539 /*
 540  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 541  *
 542  * target is a bitmask of destination cpus.  Vector is any
 543  * valid system INT vector.  Delivery mode may be either
 544  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 545  */
 546 void
 547 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 548 {
 549         crit_enter();
 550         while (target) {
 551                 int n = BSFCPUMASK(target);
 552                 target &= ~CPUMASK(n);
 553                 single_apic_ipi(n, vector, delivery_mode);
 554         }
 555         crit_exit();
 556 }
 557
 558 /*
 559  * Timer code, in development...
 560  *  - suggested by rgrimes@gndrsh.aac.dev.com
 561  */
 562 int
 563 get_apic_timer_frequency(void)
 564 {
 565         return(lapic_cputimer_intr.freq);
 566 }
 567
 568 /*
 569  * Load a 'downcount time' in uSeconds.
 570  */
 571 void
 572 set_apic_timer(int us)
 573 {
 574         u_int count;
 575
 576         /*
 577          * When we reach here, lapic timer's frequency
 578          * must have been calculated as well as the
 579          * divisor (lapic.dcr_timer is setup during the
 580          * divisor calculation).
 581          */
 582         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 583                  lapic_timer_divisor_idx >= 0);
 584
 585         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 586         lapic_timer_oneshot(count);
 587 }
 588
 589
 590 /*
 591  * Read remaining time in timer.
 592  */
 593 int
 594 read_apic_timer(void)
 595 {
 596 #if 0
 597         /** XXX FIXME: we need to return the actual remaining time,
 598          *         for now we just return the remaining count.
 599          */
 600 #else
 601         return lapic->ccr_timer;
 602 #endif
 603 }
 604
 605
 606 /*
 607  * Spin-style delay, set delay time in uS, spin till it drains.
 608  */
 609 void
 610 u_sleep(int count)
 611 {
 612         set_apic_timer(count);
 613         while (read_apic_timer())
 614                  /* spin */ ;
 615 }
 616
 617 int
 618 lapic_unused_apic_id(int start)
 619 {
 620         int i;
 621
 622         for (i = start; i < NAPICID; ++i) {
 623                 if (APICID_TO_CPUID(i) == -1)
 624                         return i;
 625         }
 626         return NAPICID;
 627 }
 628
 629 void
 630 lapic_map(vm_offset_t lapic_addr)
 631 {
 632         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 633
 634         kprintf("lapic: at %p\n", (void *)lapic_addr);
 635 }
 636
 637 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 638         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 639
 640 int
 641 lapic_config(void)
 642 {
 643         struct lapic_enumerator *e;
 644         int error, i, enable, ap_max;
 645
 646         for (i = 0; i < NAPICID; ++i)
 647                 APICID_TO_CPUID(i) = -1;
 648
 649         enable = 1;
 650         TUNABLE_INT_FETCH("hw.lapic_enable", &enable);
 651         if (!enable) {
 652                 kprintf("LAPIC: Warning LAPIC is disabled\n");
 653                 return ENXIO;
 654         }
 655
 656         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 657                 error = e->lapic_probe(e);
 658                 if (!error)
 659                         break;
 660         }
 661         if (e == NULL) {
 662                 kprintf("LAPIC: Can't find LAPIC\n");
 663                 return ENXIO;
 664         }
 665
 666         e->lapic_enumerate(e);
 667
 668         ap_max = MAXCPU - 1;
 669         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
 670         if (ap_max > MAXCPU - 1)
 671                 ap_max = MAXCPU - 1;
 672
 673         if (naps > ap_max) {
 674                 kprintf("LAPIC: Warning use only %d out of %d "
 675                         "available APs\n", ap_max, naps);
 676                 naps = ap_max;
 677         }
 678
 679         return 0;
 680 }
 681
 682 void
 683 lapic_enumerator_register(struct lapic_enumerator *ne)
 684 {
 685         struct lapic_enumerator *e;
 686
 687         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 688                 if (e->lapic_prio < ne->lapic_prio) {
 689                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 690                         return;
 691                 }
 692         }
 693         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 694 }
 695
 696 void
 697 lapic_set_cpuid(int cpu_id, int apic_id)
 698 {
 699         CPUID_TO_APICID(cpu_id) = apic_id;
 700         APICID_TO_CPUID(apic_id) = cpu_id;
 701 }
 702
 703 void
 704 lapic_fixup_noioapic(void)
 705 {
 706         u_int   temp;
 707
 708         /* Only allowed on BSP */
 709         KKASSERT(mycpuid == 0);
 710         KKASSERT(!ioapic_enable);
 711
 712         temp = lapic->lvt_lint0;
 713         temp &= ~APIC_LVT_MASKED;
 714         lapic->lvt_lint0 = temp;
 715
 716         temp = lapic->lvt_lint1;
 717         temp |= APIC_LVT_MASKED;
 718         lapic->lvt_lint1 = temp;
 719 }